В этом апноуте обсуждается управление памятью кэша для семейства процессоров Blackfin^® компании Analog Devices (перевод даташита EE-271 [1]). Представлены популярные схемы кэширования, и подробно рассматривается кэширование инструкций и кэширование данных. Описанные возможности доступны на всех моделях процессоров Blackfin. Вместе с этим апноутом предоставлены примеры кода [7], демонстрирующие управление кэшированием памяти. Примеры можно использовать для всех моделей процессоров семейства Blackfin.

Примечание: названия некоторых терминов для более ясного понимания смысла оставлены в тексте без перевода. Объяснение терминов технологии кэширования есть в разделе "Общая концепция кэширования -> Терминология кэша". Также незнакомые термины и сокращения см. в разделе Словарик этой статьи и статьи [2].

Рис. 1. Блок-диаграмма внутреннего устройства процессора ADSP-BF533.

[Модель кэша, используемая процессором Blackfin]

У процессоров Blackfin есть до 3 уровней иерархии памяти - L1, L2, L3 - чтобы предоставить некий компромисс между объемом памяти и быстродействием (память L2 есть только у двухядерного ADSP-BF561). Память L1 предоставляет самое высокое быстродействие при самой малой емкости. Типы памяти L2 и L3 предоставляют объемы больше, чем L1, однако для доступа к ним обычно требуется несколько тактов.

У процессоров Blackfin есть банки памяти L1 данных и инструкций, которые можно независимо конфигурировать как SRAM или как кэш. Когда память сконфигурирована как кэш, то к ней не имеют прямого доступа ни контроллер DMA, ни инструкции загрузки/сохранения ядра. У всех процессоров Blackfin конфигурация кэша происходит почти одинаково (см. таблицу 2), но последующее описание будет основана на примере конфигурирования процессоров ADSP-BF533.

Примечание: внутренняя память L1 процессора Blackfin подключена через шину External Access Bus (EAB) к блоку внешней шины External Bus Interface Unit (EBIU), который обрабатывает доступы к внешней памяти (например к памяти SDRAM). Любая текущая активность EAB не может быть прервана, начатое заполнение строки кэша обязательно закончится.

Таблица 2. Карта памяти процессоров Blackfin.

[Конфигурирование кэша инструкций Blackfin]

Организация кэша. У процессора ADSP-BF533 имеется 80 килобайт встроенной в кристалл памяти инструкций. 64 килобайта памяти инструкций доступны как SRAM инструкций. Остальные 16 килобайт памяти можно сконфигурировать как кэш инструкций, либо можно их использовать как SRAM инструкций. В таблице 2 показана комбинированная карта памяти для всех доступных в настоящее время процессоров семейства Blackfin.

У всех моделей процессоров Blackfin предоставляется одинаковое количество памяти инструкций, которое можно сконфигурировать либо как кэш инструкций, либо как SRAM. Начальный адрес в карте памяти всегда одинаковый.

Когда эта память разрешена для кэша, память инструкций работает как 4-way set associative memory. Каждый из 4 путей можно заблокировать независимо. Контроллер кэша инструкций можно сконфигурировать для использования модифицированной политики LRU (см. врезку "Общая концепция кэширования"), или простую политику LRU для принятия решения по замене строки кэша.

• 16 килобайтный кэш организован как 4 подбанка по 4 килобайта каждый. Подбанк выбирается битами адреса памяти [13:12].
• Каждый 4 килобайтный подбанк состоит из 32 наборов. Набор выбирается битами адреса памяти [9:5].
• Каждый набор состоит из 4 путей (way). Путь выбирается контроллером кэша в соответствии с политикой размещения строки кэша. Пути можно идентифицировать битами адреса [11:10] в SRAM.
• Другими словами, набор 0 (set-0) представляет четыре пути для строки 0 (line-0).
• Размер строки кэша (для чтения в случае промаха кэша) равен 32 байта.

Внешний порт чтения данных (для контроллера кэша) имеет ширину 64 бита (8 байт). Следовательно, контроллер кэша читает всю строку кэша как пачку из четырех 8-байтных кусков данных.

У каждой строки есть тэг, связанный с ней. Тэг состоит из следующих 4 частей:

• 20-битный тег адреса: сравнивается с адресом памяти, чтобы определить попадание в кэш или промах кэша.
• LRU Priority: приоритет для модифицированной политики LRU.
• LRU State: состояние LRU, используется контроллером кэша для обработки политики LRU.
• Valid-бит: показывает достоверность данных строки.

32-битная область адреса привязана к области памяти кэша следующим образом:

• Выбор подбанка (Subbank Select): выбирается отдельный 4 килобайтный подбанк.
• Выбор набора (Set Select): выбирается набор из 32 наборов кэша.
• Выбор байта (Byte Select): выбирается байт из данной строки.

На рис. 5 показано, как организован 4 килобайтный подбанк кэша инструкций. Каждый 4 килобайтный подбанки имеет одинаковую структуру.

Рис. 5. Конфигурация кэша инструкций для одного подбанка, применена организация кэша 4-way set associative.

Таблица 3. Политика замены для кэша инструкций Blackfin.

Попадания/промахи кэша и замена строки кэша. Попадание в кэш определяется путем сравнения старших 18 бит и битов 11 и 10 адреса выборки инструкции с тегом адреса достоверных строк, находящихся в данный момент в наборе кэша. Если сравнение с тегом адреса показывает совпадение, то получается попадание в кэш. Если сравнение не дало положительного результата, то получается промах мимо кэша.

Предположим, что произошел доступ по адресу 0x10374956. Этот адрес привязан к set-10 подбанка 0. Старшие 18 бит и биты 11-10 этого адреса (формируют слово тэга) будут сравниваться со всеми достоверными тэгами (у которых установлен valid-бит) в наборе set-10.

При промахе кэша блок памяти инструкций генерирует доступ на заполнение строки кэша, чтобы получить недостающую строку кэша из внешней памяти. Ядро приостанавливает работу, пока не будет возвращено целевое слово инструкции из внешней памяти.

Адрес для доступа к внешней памяти является адресом целевого слова инструкции. Блок замены строки кэша использует биты Valid и LRU (на разблокированных путях, unlocked ways), чтобы определить, какой блок (из имеющихся блоков в наборе) будет использоваться для новой строки кэша. В таблице 3 показано, как выбирается политика замены строки кэша.

Заполнение строки кэша состоит из захвата 32 байт (один блок) данных из памяти. Адрес для передачи чтения является адресом целевого слова инструкции. При ответе на запрос чтения строки от блока инструкций памяти внешняя память вернет сначала 64-битное слово целевой инструкции. Следующие 3 слова будут захватываться друг за другом в последовательных адресах, как это показано в таблице 4.

Таблица 4. Порядок выборки слова строки кэша инструкций.

Когда блок кэша выбирается из внешней памяти, каждое 64-битное слово буферизируется в 4-ячеечном буфере заполнения строки, перед тем как оно будет записано в 4 килобайтный банк памяти. Буфер заполнения строки позволяет ядру получить данные из новой строки кэша во время, когда строка передается из внешней памяти, без ожидания, пока вся строка будет записана в кэш.

На рис. 6 показана выборка инструкции из внешней памяти SDRAM (целевой адрес 0x000Ah), когда кэш инструкций выключен. При этом выбирается 64-битный блок (определен как WDx). Начальный адрес блока 0x0008h, поскольку доступ (выборка инструкции) выровнен на границу в 64 бита.

Рис. 7 показывает тот же самый доступ, когда кэш инструкций включен. Начальный адрес остался равным 0x0008h. Это начало WD1. WD2 начинается с адреса 0x0010h, и WD3 начинается с адреса 0x0018h. WD0 с адресом 0x0000h является последней частью передаваемого блока кэша.

Рис. 8 и 9 показывают задержки выполнения для инструкций, сохраненных во внешней памяти (начальный адрес 0x00000). Сигнал "GPIO" переключится из 1 в 0 функцией, расположенной в внешней памяти. Эта функция будет выглядеть примерно так, как на этом листинге:

[--SP] = (R7:7,P5:5);
P5.H = hi(FIO_FLAG_C);
P5.L = hi(FIO_FLAG_C);
R7 = 0x20 (z);
w[P5] = R7;
ssync;
(R7:7,P5:5) = [SP++];
rts;

Для доступа к памяти SDRAM выполняется несколько операций при фактическом чтении памяти (RD: означает команду чтения). Подробнее про быстродействие SDRAM см. раздел "Соображения производительности".

Рис. 8 и 9 показывают доступ к специфичному банку в памяти SDRAM. Сначала целевая строка (row, имеется в виду не строка кэша, а строка SDRAM) должна быть открыта в отдельном банке (ACT: команда Active).

После задержки ACTIVE-to-READ-or-WRITE (t_RCD, здесь это 3 такта SCLK), может быть отправлена команда чтения. После задержки выставления сигнала столбца CAS (CL, здесь это 3 такта SCLK), становится доступной первая порция данных.

До настоящего момента задержка доступа с включенным кэшем и с выключенным кэшем пока одинаковая. Для первого 64-битного блока инструкций нет никаких отличий, время выполнения одинаковое. После примерно 10 тактов SCLK выполняется первая инструкция.

Достоинство кэша инструкций проявляется для следующей порции кода – и обычно процесс выполнения программы линеен – который вычитывается после первого 64-битного блока. В сравнении со строкой кэша в 256 бит, это займет около 4x11 (плюс ACT) тактов SCLK, пока последняя порция данных не будет доступна на EAB, когда кэш инструкций не разрешен.

Когда кэш инструкций разрешен, та же самая операция выполнится за 21 такт SCLK (включая ACT).

Рис. 6. Выборка инструкции, когда кэш отключен.

Рис. 7. Выборка инструкции, когда кэш включен.

Рис. 8. Задержка с инструкцией, когда кэш отключен.

Рис. 9. Задержка с инструкцией, когда кэш включен.

[Конфигурирование кэша данных Blackfin]

Организация кэша. У процессора ADSP-BF533 имеется 64 килобайта встроенной в кристалл памяти данных. 32 килобайта памяти данных доступны как SRAM данных. Остальная часть - еще 32 килобайта памяти - доступна как 2 независимых банка памяти по 16 килобайт, которые можно конфигурировать либо как кэш данных, либо как SRAM данных.

Некоторые модели семейства процессоров Blackfin предоставляют только один банк памяти данных, который можно сконфигурировать либо как кэш данных, либо как SRAM. Подробности см. в таблице 2.

Когда кэш данных разрешен, то он работает как память 2-way set associative. Контроллер кэша данных использует политику LRU для замены строки кэша (он не может использовать модифицированную политику LRU, как это имеет место с кэшем инструкций).

• В зависимости от количества банков, сконфигурированных как кэш, кэш данных может занимать либо 16 килобайт (один банк), либо 32 килобайта (два банка).
• Каждый 16 килобайтный банк кэша данных организован как четыре 4-килобайтных побанка. Подбанк выбирается по битам адреса памяти [13:12].
• Каждый 4-килобайтный подбанк состоит из 64 наборов (set). Набор выбирается битами адреса памяти [10:5].
• Каждый набор состоит из 2 путей (way). Путь выбирается контроллером кэша в соответствии с политикой размещения строки кэша. Пути можно идентифицировать по биту адреса [11] в SRAM.
• Другими словами, набор set-0 представлен двумя путями строки line-0.
• Размер строки кэша (которая подлежит чтению при промахе мимо кэша) составляет 32 байта.

Подобно кэшу инструкции, каждая строка кэша имеет связанную с ней порцию тега (см. рис. 10):

• 19-битный тег адреса: сравнивается с адресом памяти, чтобы определить попадание в кэш или промах мимо кэша.
• Dirty-бит: этот бит показывает, что строка кэша была модифицирована.
• LRU state: используется контроллером кэша для реализации политики LRU.
• Valid-бит: показывает достоверность данных строки кэша.

32-битное адресное пространство привязано к памяти кэша следующим образом (см. рис. 10):

• Subbank select (выбор подбанка): выбирает отдельный 4-килобайтный подбанк.
• Set select (выбор набора): выбирает набор (set) из 64 наборов кэша.
• Byte select (выбор байта): выбирает байт из имеющейся строки.

На рис. 10 показано, как организован 4-килобайнтный подбанк кэша данных. Когда оба банка данных разрешены для кэша, то в зависимости от состояния бита DCBS либо бит 14 (каждые 16 килобайт) или бит 23 (каждые 8 мегабайт) адресного пространства используется для выбора одного из 16-килобайтных банков данных (см. рис. 11).

Доступ на заполнение строки кэша состоит из захвата 32 байт данных из памяти. Адрес для трансфера чтения это адрес целевого слова данных. Предположим, что имел место доступ I/O на чтение 16-битной памяти, когда происходит ответ на запрос чтения строки от блока чтения памяти, внешняя память возвратит сначала 16-битное целевое слово данных. Следующие 15 слов будут захвачены друг за другом в последовательных адресах, как показано в таблице 5.

Таблица 5. Порядок выборки слова строки кэша данных.

Когда строка кэша забирается из внешней памяти, каждое 32-битное слово буферизуется в 8-ячеечном буфере заполнения строки (line fill buffer), перед записью в 4-килобайтный банк памяти. Буфер заполнения строки позволяет ядру получить доступ к данным из новой строки кэша как к строке, получаемой из внешней памяти, без ожидания, пока строка будет записана в кэш.

В отличие от инструкций, данные обычно модифицируются и записываются обратно во (внешнюю) память. Любая кэшируемая одиночная (не пакетная) запись ядра во внешнюю память происходит через буфер записи. Глубина этого буфера может изменяться в соответствии с настройками в регистре приоритета прерываний (interrupt priority register, IPRIO).

Третий буфер используется для чтения грязной строки кэша, которая сбрасывается (flush) или заменяется заполнением строки кэша и затем для инициализации пакетной операции записи на шине, чтобы выполнить обратное копирование строки во внешнюю память. Этот буфер называется "буфером жертвы", victim-буфер. Он реализован наподобие буфера заполнения строки, как FIFO глубиной 8 ячеек, у каждой ширина 32 бита (см. рис. 1).

Рис. 10. Конфигурация кэша данных для одного подбанка – 2-way set associative.

Рис. 11. Привязка кэша данных в соответствии с битом DCBS.

Рис. 12. Выборка данных, когда кэш выключена.

Рис. 13. Выборка данных, когда кэш включена.

Выборка данных из внешней памяти

• кэш выключена: доступ шириной 1 байт, 2 байта или 4 байта
• кэш включена: всегда делается выборка 256 бит / 32 байта (пакетное ускоренное заполнение)
• Поскольку интерфейс SDRAM на большинстве процессоров Blackfin 16-битный, то каждый доступ будет шириной 16 бит. При доступе к байту младший или старший байт маскируется сигналом SDQM.

Рис. 12 показывает доступ к внешней памяти на чтение 16-битных данных (целевой адрес 0x0032h). кэш данных выключен. Для каждого доступа выбирается одно 16-битное слово.

Рис. 13 показывает тот же самый доступ, но с включенным кэшем данных. Здесь начальный адрес 0x0032h. Другие данные, принадлежащие этой кэшируемой строке будут выбраны так, как показано в таблице 5.

Методы записи кэша. Внешняя память поделена на разные страницы (определенные через регистры защиты буферов данных кэша - data cache protection lookaside buffers, регистры DCPLB). Атрибуты для каждой страницы можно конфигурировать независимо. Как будет показано в следующей секции, страницы памяти могут быть:

• Сконфигурированы либо в режиме записи write-back WB, либо в режиме записи write-through WT (бит CPLB_WT).
• Сконфигурированы для выделения строк кэша либо только для чтения, либо для чтения и записи (бит CPLB_L1_AOW).

Таблица 6. Поведение в специфической ситуации записи.

Таблица 6 показывает поведение в различных методах записи кэша. Рис. 14 показывает ситуацию, когда кэш данных разрешен в режиме write-through (WT), и с установленным битом CPLB_L1_AOW. Инициируется доступ на запись по адресу 0x0040h. Сначала выполняется заполнение строки кэша, затем происходит запись во внешнюю память.

Рис. 14. Выборка данных с включенным кэшем, когда включен режим записи write-through и разрешен AOW.

Блок защиты памяти и кэша (Memory Protection and Cache Unit). Процессор Blackfin содержит основанный на страницах блок защиты памяти Memory Protection and Cache Unit (MPCU), который предоставляет контроль над кэшированием диапазонов памяти и управление атрибутами защиты на уровне страницы. MPCU реализован как блоки 16-ячеечной, адресуемой по содержимому памяти (content addressable memory, CAM). Каждая ячейка называется дескриптором cacheability protection lookaside buffer (CPLB). Функционал MPCU включает:

• Буферы кэширования и защиты (Caching and protection lookaside buffers, CPLB)
• Свойства кэша/защиты, определяемые на базе страницы памяти (размерами 1 килобайт, 4 килобайта, 1 мегабайт и 4 мегабайта)
• Защита доступа режимов User/supervisor, и защита задача/задача

Защита буферов кэша (Cacheability Protection Lookaside Buffers, CPLB). Каждая запись в дескрипторах CPLB задает атрибуты кэшируемости и защиты для определенной страницы памяти. Записи CPLB поделены между CPLB инструкций и данных. 16 записей CPLB (называемых ICPLB) используются для запросов выборки инструкции. Другие 16 записей CPLB (называемых DCPLB) используются для транзакций данных. Установка соответствующих бит в регистрах управления памятью инструкций (IMEM_CONTROL) и регистрах управления памятью данных (DMEM_CONTROL) разрешают работу ICPLB и DCPLB. Каждая запись CPLB состоит из пары 32-битных значений. Перед загрузкой данных дескриптора в любой CPLB соответствующая группа из 16 CPLB должна быть запрещена с использованием битов ENICPLB или ENDCPLB в регистре IMEM_CONTROL или DMEM_CONTROL соответственно.

Для выборок инструкций: ICPLB_ADDR[n] задает начальный адрес страницы, описанной дескриптором CPLB. ICPLB_DATA[n] определяет свойства страницы, описанной дескриптором CPLB. На рис. 15 показаны различные битовые поля в регистре ICPLB_DATA и их функциональность.

Для операций с данными: DCPLB_ADDR[m] задает начальный адрес страницы, описанной дескриптором CPLB. DCPLB_DATA[m] определяет свойства страницы, описанной дескриптором CPLB. Рис. 16 показывает различные битовые поля в регистре DCPLB_DATA и их функциональность.

Использование CPLB

• Если кэш разрешена: CPLB должны использоваться для определения свойств кэша.
• Если кэш запрещена: CPLB могут использоваться для защиты страниц памяти.
• Если CPLB используются, то должна существовать правильно настроенная запись CPLB до того, как будет сделана попытка доступа к определенной области памяти. Иначе будет сгенерировано исключение.
• Есть два дескриптора CPLB по умолчанию - для памяти данных scratchpad и для пространства адресов MMR системы и ядра. Эти дескрипторы по умолчанию определяют вышеуказанные области как не кэшируемые, так что не нужны дополнительные CPLB для настройки этих регионов памяти.

Примечание: если для этой области настроены правильные CPLB, то CPLB по умолчанию будут игнорированы. На новых членах семейства Blackfin, таких как ADSP-BF51x, ADSP-BF52x и ADSP-BF54x, встроенная в кристалл память программ boot ROM (память только для чтения) предоставляет функции (SysControl()) для доступа к регистрам PLL и регистрам регулятора напряжения. Также дополнительно доступны внутренние L1 ROM инструкций и/или L2 SRAM. Для всех этих случаев требуется правильно настроенный дескриптор CPLB (инструкций и данных). См. даташит на процессор или таблицу 2 для подробностей о том, какое количество памяти имеется в определенного процессора семейства Blackfin.

Рис. 15. Битовые поля и их функциональное назначение для регистров ICPLB_DATA.

Рис. 16. Битовые поля и их функциональное назначение для регистров DCPLB_DATA.

[Страницы памяти и атрибуты страницы]

Каждая запись CPLB соответствует допустимой странице памяти. Каждый адрес в пределах страницы использует одни и те же общие атрибуты, заданные для этой страницы. Дескриптор адреса xCPLB_ADDR[n] предоставляет базовый адрес положения страницы в памяти. Слово свойств дескриптора xCPLB_DATA[n] задает размер и атрибуты для этой страницы. Рис. 15 и рис. 16 показывают различные битовые поля и их функциональность в регистрах ICPLB_DATAx и DCPLB_DATAx соответственно. Ниже дано короткое описание полей бит.

Page Size (размер страницы). Архитектура памяти Blackfin поддерживает 4 различные размера страницы: 1 килобайт, 4 килобайт, 1 мегабайт или 4 мегабайта. Страницы должны быть выровнены по границам страниц, адрес которых должен нацело делиться на размер страницы.

Cache-Line Allocation (выделение строки кэша). Разрешена кэш типа write-through, что представлено только для памяти данных. Бит CPLB_L1_AOW определяет, инициировано ли заполнение строки кэша только для чтения или также и для записи. Для записей, с которыми бит CPLB_L1_AOW не устанавливается, кэш ведет себя так, как будто её нет. Если этот бит установлен, то заполнение кэша срабатывает после чего идет обновление внутренней или внешней памяти.

Write-Through/Write-Back Flag (флаг типа кэша). Этот флаг представлен только для памяти данных. Он соответствует атрибуту (бит CPLB_WT), разрешающему режим write-through для данных, когда бит установлен. По умолчанию (CPLB_WT = 0) активен режим write-back.

Cacheable/Non-cacheable Flag (флаг кэшировать/не кэшировать). Если страница определена как не кэшируемая (CPLB_L1_CHBL = 0), то при доступе к этой странице кэш не используется. Страницы памяти могут быть на определены как кэшируемые, когда:

• Устройство ввода/вывода (I/O) отображено на адрес памяти.
• Код, находящийся в этой странице, вызывается нечасто (пользователь может не желать его кэшировать).
• Код программы экстремально нелинейный.

LRU Priority (приоритет LRU). Этот атрибут (CPLB_LRUPRIO) доступен только для CPLB памяти инструкций. Он определяет приоритет LRU (low/high, низкий/высокий) для указанной страницы. Это используется для модифицированной политики LRU (см. разделы "Размещение блока", "Замена блока").

Dirty/Modified Flag (флаг актуального состояния модифицированности кэша). Бит CPLB_DIRTY дает программисту выбор для сигнализации о том, что произошел (первый) доступ на запись во внешнюю память. Представленный только для памяти данных, этот атрибут достоверен только когда страница определена как кэшируемая в режиме write-back. Этот бит должен быть установлен программно для сохранения доступов к этой странице. Когда этот бит очищен, тио доступ к этой странице вызывает исключение (EXCAUSE 0x23). Обработчик исключения должен устанавливать этот бит, чтобы пометить страницу как грязную.

Write Access Permission Flags (флаги разрешения на модификацию памяти). CPLB для памяти данных имеют 2 флага, которые разрешают/запрещают доступ на запись в соответствующую страницу индивидуально для режима супервизора (CPLB_SUPV_WR) и для режима пользователя (CPLB_USER_WR).

User Read Access Permission Flag (флаг разрешения доступа на чтение для режима пользователя). Этот атрибут (CPLB_USER_RD) разрешает/запрещает чтения этой страницы кодом, работающем в user mode.

Lock Flag (флаг блокировки). Когда бит CPLB_LOCK, соответствующая запись CPLB заблокирована. Этот атрибут полезен для управления динамической памятью. Когда запись CPLB заблокирована, обработчик исключения промаха CPLB не рассматривает этот блок для замены.

Атрибуты страницы, связанные с разрешением чтения/записи позволяют реализовать защиту памяти. Это может потребоваться для приложений реального времени, в которых все приложение разделено на код пользователя и код операционной системы. Код пользователя может иметь несколько разных потоков, причем каждый поток имеет собственные ресурсы памяти, которые недоступны для других потоков. Однако ядро операционной системы может получить доступ ко всем ресурсам памяти. Эта задача может быть решена настройкой разных конфигураций CPLB в разных потоках.

Когда CPLB разрешены, должна существовать допустимая запись CPLB а таблице CPLB для каждого адреса, в который делается доступ. Если нет допустимых записей для страниц, к которым произошло обращение, то генерируется исключение CPLB.

[Регистры состояния CPLB (CPLB Status Registers)]

MPCU имеет 2 независимых регистра состояния: один для статуса ICPLB (рис. 17), и один для статуса DCPLB (рис. 18).

FAULT_ILLADDR. Произошла попытка записи в память, которая не существует.
FAULT_DAG. Этот бит показывает, что DAG0 или DAG1 привел к неправильному доступу к данным (только DCPLB).
FAULT_USERSUPV. Доступ был сделан либо в режиме пользователя (user mode), либо в режиме супервизора (supervisor mode).
FAULT_RW. Доступ к данным был либо на чтение, либо на запись (только DCPLB).
FAULT. Состояние попадания/промаха (hit/miss) связанной записи CPLB.

Рис. 17. Битовые поля и их функциональность для регистра состояния ICPLB.

Рис. 18. Битовые поля и их функциональность для регистра состояния DCPLB.

Table 7. События CPLB, которые вызывают исключения [6].

[Исключения секвенсора, связанные с CPLB]

В регистрах ICPLB_DATAx и DCPLB_DATAx некоторые политики доступа (чтение/запись в user mode и supervisor mode) могут быть заданы для определенных областей памяти. Нарушение правил доступа приводит к исключениям секвенсора.

Причиной исключения может быть чтение из поля бит EXCAUSE регистра состояния секвенсора (sequencer status register, SEQSTAT). В таблице 7 показан список всех исключений, которые могут поступать от CPLB.

[Таблица дескрипторов страницы (Page Descriptor Table)]

Обычно основанная на памяти структура для управления CPLB называется page descriptor table (таблица дескрипторов страниц, PDT). Все потенциально необходимые записи CPLB могут быть сохранены в PDT (которая обычно находится во внутренней памяти SRAM). Когда нужно сконфигурировать CPLB, код приложения может взять записи CPLB из PDT и заполнить их в регистры дескриптора CPLB.

Для малой/простой модели памяти иногда можно определить набор дескрипторов CPLB, который поместится в 32 записи CPLB (16 ICPLB и 16 DCPLB). Этот тип определения называется как статическая модель управления памяти. Пример Example1 (1) использует статическую модель управления памяти.

Для сложных моделей памяти в PDT могут быть записи CPLB, которые не укладываются в доступные 16 регистров CPLB. Для этих условий CPLB может быть сконфигурирован сначала с этими любыми 16 записями. Когда процессор обращается к определенному месту в памяти, которая не определена через записи CPLB, генерируется исключение, и адрес вызвавшей ошибку памяти сохраняется в регистр ошибки адреса (Fault Address register, xCPLB_FAULT_ADDR). Обработчик исключения может использовать этот адрес для поиска нужной записи CPLB в PDT. Одна из существующих записей CPLB может быть заменена этой новой найденной записью CPLB, взятой из PDT.

Политика замена CPLB может быть простой или сложной, в зависимости от требований системы. Может произойти так, что больше чем одно обращение к памяти, для которой нет записи в дескрипторах. В таких условиях исключения приоритезируются и обрабатываются в следующем порядке:

1. Промахи страницы для инструкций.
2. Промахи страницы на DAG0.
3. Промахи страницы на DAG1.

Пример кода в Example2 (2) предоставляет обработчик исключений для промахов DCPLB (см. таблицу 7: EXCAUSE 0x26). Он использует карусельный метод шедулинга (round-robin) для замены DCPLB.

[Соображения, касающиеся когерентности кэша]

Если внешний источник (например контроллер DMA) обращается к внешней памяти, которая определена как кэшируемая, программист должен гарантировать когерентность памяти. Контроллер кэша не знает ни о каких изменениях, которые были сделаны не процессором. Простой опрос памяти работать не будет.

Пример для такой ситуации - кольцевой буфер, который хранится во внешней памяти. Данные передаются между этим буфером и периферийным интерфейсом (например, какой-то поток аудиоданных). Ядро должно сделать некоторые вычисления и записать данные обратно в буфер, откуда данные передаются обратно в периферийный интерфейс. В этом случае желательно использовать стратегию write-through (сквозная запись). В таблице 8 показаны стадии конвейера инструкций процессора Blackfin.

Таблица 8. Стадии конвейера инструкций.

На стадии 1 (IF1) адрес инструкции выдается на шину доступа к инструкции (Instruction Access Bus, IAB). В этой фазе запускается сравнение тэгов кэша инструкции.

На стадии 6 (DF1) адрес данных выдается на шину доступа к данным (Data Access Buses, DA0 и DA1). В этой фазе запускается сравнение тэгов кэша данных.

Подробнее про конвейер инструкций см. раздел "Program Sequencer" в руководстве программирования процессора Blackfin [3].

[Обработка кэша инструкции и данных]

Разрешение кэша. кэши инструкции и данных могут быть разрешены или запрещены независимо друг от друга путем конфигурирования регистров IMEM_CONTROL и DMEM_CONTROL соответственно. Пример демонстрирует, как можно разрешить кэши данных/инструкции:

• Перед тем, как разрешить кэш, должны быть настроены и разрешены корректные дескрипторы CPLB.
• Когда память сконфигурирована как кэш, к ней нельзя получить доступ напрямую (ни со стороны ядра, ни через DMA).

Instruction Memory Control Register (IMEM_CONTROL). Рис. 19 показывает различные битовые поля и их функционал регистра управления памятью инструкций IMEM_CONTROL.

LRU Priority Reset (сброс приоритета LRU). Бит LRUPRIORST может использоваться для сброса всех битов приоритета кэширования LRU.

Instruction Cache Locking by Way (способ блокировки кэширования инструкций). кэш инструкций имеет 4 независимых бита блокировки (эти биты доступны в регистре IMEM_CONTROL), которые можно использовать для независимой блокировки четырех путей.

Когда отдельный путь заблокирован (установлен соответствующий бит ILOC в регистре IMEM_CONTROL), он не участвует в политике замены строки кэша. Инструкции, кэшированные из заблокированного пути, можно удалить только с помощью инструкции IFLUSH.

Примечание: блокировка кэша предотвращает от выбора для замены только достоверные строки кэша. Недостоверные строки кэша, сохраненные в заблокированном пути, все еще могут быть выбраны для замены. Это означает, что промахи кэша в недостоверную запись приведут к тому, что эта запись будет выбрана для замены новой строкой кэша.

Пример Example3 (3) (см. прикрепленный ZIP-файл [7]) демонстрирует, как более часто используемые функции (во внешней памяти) могут быть закэшированы и заблокированы, так что они не будут замены в кэше. Эта схема состоит из блокировки путей Way1, Way2, Way3 (путь Way0 разблокирован), и делается демонстрационный вызов интересующих функций. Функции будут кэшированы в Way0 (поскольку все другие пути заблокированы). Теперь Way0 может быть заблокирован (и Way1, Way2, Way3 могут быть разблокированы). Любые последующие промахи кэша могут заменить строки только разблокированных путей Way1..Way3 (путь Way0 заблокирован).

Блокировка всех 4 путей одновременно не рекомендуется.

Конфигурация памяти инструкций L1. Бит IMC управляет, сконфигурирован ли верхний 16 килобайтный банк памяти инструкций как кэш. Бит ENICPLB должен быть в 1, когда поддержка кэша разрешена.

Разрешение CPLB инструкций. С битом ENICPLB можно разрешить/запретить CPLB инструкций. Перед загрузкой новых данных данных дескриптора в любой CPLB, соответствующая группа из 16 CPLB должна быть запрещена с помощью бита ENICPLB.

Data Memory Control Register (DMEM_CONTROL). Рис. 20 показывает различные битовые поля и их функционал для регистра управления памятью данных DMEM_CONTROL.

DAG Port Preference. С двумя битами PORT_PREFx не кэшируемые выборки данных – которые исходят из генераторов адреса данных (Data Address Generators, DAG0 и DAG1) – могут быть привязаны к одному определенному порту DAG (Port A или Port B, см. рис. 1).

L1 Data Cache Bank Select. Бит DCBS управляет, используется ли бит 14 или бит 23 адреса для переключения между банками Bank A и Bank B для доступа кэша (см. рис. 20).

Конфигурация памяти данных L1. Биты DMC разрешают/запрещают поддержку кэша для банков памяти данных L1. Бит DMC[1] управляет Bank A, и DMC[0] управляет Bank B. Поддерживается конфигурирование Bank A или Bank A + Bank B в качестве кэша. Только Bank B не может быть сконфигурирован как доступный как память кэша данных L1. Бит ENDCPLB должен быть в 1, когда разрешена поддержка кэша.

Примечание: некоторые процессоры Blackfin не имеют 2 банка данных, так что не поддерживают биты DCBS и DMC[0] (см. таблицу 2).

Data CPLB Enable. С битом ENDCPLB могут быть разрешены/запрещены CPLB данных. Перед загрузкой новых дескрипторов данных в любой CPLB, соответствующая группа из 16 CPLB должна быть запрещена с помощью бита ENDCPLB.

Рис. 19. Битовые поля и их функциональность для регистра управления IMEM_CONTROL.

Рис. 20. Битовые поля и их функциональность для регистра управления DMEM_CONTROL.

[Инструкции управления кэшем]

Instruction Cache Invalidation (перевод кэша в недостоверное состояние). Путем вывода из достоверности строк кэша, связанных в буфером, поддерживается "когерентность" (синхронность) между содержимым, которое хранится в кэше, и актуальным содержимым исходной памяти, которая кэшируется. Есть 3 схемы для перевода в недостоверность кэша инструкций:

• Инструкция IFLUSH может использоваться для перевода в недостоверное состояние определенного адреса в карте памяти. Когда выполняется инструкция IFLUSH [P2];, если адрес памяти, на который указывает P2, находится в кэше, то соответствующая строка кэша будет сделана недостоверной после выполнения вышеупомянутой инструкции. Когда используется инструкция наподобие IFLUSH [P2++];, указатель инкрементируется на размер строки кэша.

• Бит VALID секции тэга для любой строки в кэше может быть явно очищен записью лог. 1 в секцию тэга. Значение в тэг секции может быть записано с помощью регистра ITEST_COMMAND. Это подробно рассматривается в следующем разделе.

• Чтобы сделать недостоверным весь кэш, может быть очищен бит IMC в регистре IMEM_CONTROL. Этот бит очищает бит VALID для всех секций тэга кэша. Бит IMC можно установить, чтобы снова разрешить кэш.

Инструкции управления кэшем данных

• Может использоваться инструкция PREFETCH для выделения строки в кэше L1.

• Инструкция FLUSH приводит к синхронизации (сбросу) данных кэша, чтобы указанная строка кэша совпадала по содержимому с оригинальными данными внешней памяти. Если строка кэша грязная, инструкция записывает строку обратно во внешнюю память, и помечает эту строку в кэше данных как чистую.

• Инструкция FLUSHINV делает с кэшем данных то же самое, что и инструкция FLUSH, после чего переводи в недостоверное состояние указанную строку в кэше. Если строка не грязная, то сброса данных кэша не будет. В этом случае произойдет только шаг перевода строки кэша в недостоверное состояние.

[Получение доступа к памяти кэша]

Когда банк память L1 сконфигурирован как кэш, к нему не могут напрямую обратиться ядро или DMA. Операции чтения/записи на пространстве кэша могут быть выполнены с использованием регистров ITEST_COMMAND и DTEST_COMMAND. Регистр DTEST_COMMAND также может использоваться для доступа к банкам SRAM инструкций. Рис. 21 показывает битовые поля регистра ITEST_COMMAND, рис. 22 показывает битовые поля регистра DTEST_COMMAND.

Доступ к кэшу инструкций. Регистр ITEST_COMMAND может использоваться для доступа к данным или секциям тега строк кэша инструкций.

Строка кэша поделена на четыре 64-битных слова. Для доступа может быть выбрано любое из этих 4 слов. При чтении кэша значение данных читается в наборе регистров ITEST_DATA[1:0]. При записи кэша значение из набора регистров ITEST_DATA[1:0] записывается в кэш.

Когда осуществляется доступ к секции тэга, то 32-битное значения тэга передается через (в/из) регистр ITEST_DATA0.

Рассмотрим пример, где значение 0x0C010360 записывается в регистр ITEST_COMMAND. Эта инструкция будет читать секцию тэга из way-3, set-27, subbank-1 и передавать это в регистр ITEST_DATA0. Подобным образом запись 0x0C010362 передает содержимое регистра ITEST_DATA0 в секцию тега строки, размещенной в way-3, set-27, subbank-1. При доступе к секции тэга (чтение или запись), биты 3 и 4 регистра ITEST_COMMAND зарезервированы.

Запись значения 0x0C010374 будет читать второе слово строки кэша, размещенной в way-3, set-27, subbank-1 и передавать это в набор регистров ITEST_DATA[1:0]. Запись значения 0x0C010366 в регистр ITEST_COMMAND передает значение набора регистров ITEST_DATA[1:0] в word-0 строки кэша way-3, set-27, subbank-1 кэша инструкций. При записи кэша регистр ITEST_DATA[1:0] должен быть загружен перед записью регистра ITEST_COMMAND.

Доступ к SRAM инструкций. Когда установлен бит 24 в регистре DTEST_COMMAND, регистр DTEST_COMMAND может использоваться для доступа к instruction SRAM. 64-битное слово может быть передано через набор регистров (в/из) DTEST_DATA[1:0] для записи/чтения instruction SRAM. Таким образом, к памяти можно получить доступ порциями по 8 байт за раз.

Бит 2 регистра DTEST_COMMAND должен быть установлен при работе в этом режиме. Биты 3-10 должны быть назначены с битами адреса, куда осуществляется доступ. Рассмотрим случай, когда байт по адресу 0xFFA07935 читается из памяти инструкций. Этот адрес лежит в банке bank-1. При доступе к вышеуказанному байту будет осуществлен доступ сразу к целому блоку байт (0xFFA07930 – 0xFFA07937). Управляющее значение, которое должно быть загружено в регистр DTEST_COMMAND будет 0x05034134.

Доступ к кэшу данных. Когда очищен бит 24 регистра DTEST_COMMAND, регистр DTEST_COMMAND может использоваться для доступа к данным или секциям тэга строк кэша данных. Слово из секции данных строки кэша может быть передано через (в/из) набор регистров DTEST_DATA[1:0].

При доступе к секции тега 32-битное значение тэга передается через (в/из) регистр DTEST_DATA0.

Рассмотрим пример, где значения набора регистров DTEST_DATA[1:0] нужно записать в word-0 строки кэша way-1, set-39, subbank-0, банк данных кэша bank-A. Тогда в регистр DTEST_COMMAND можно записать значение 0x040004E5. Набор регистров DTEST_DATA[1:0] должен быть загружен перед записью в регистр DTEST_COMMAND. Бит 14 регистра DTEST_COMMAND зарезервирован при доступе к пространству кэша данных (бит 24 = 0).

Рис. 21. Битовые поля и их функциональность для регистра ITEST_COMMAND.

Рис. 22. Битовые поля и их функциональность для регистра DTEST_COMMAND.

[Соображения производительности]

В этом разделе рассмотрены результаты сравнения быстродействия работы программы с использованием кэша и без него. Эти примеры применяются к специальным сценариям, и дают идеи, как получить лучшую производительность в определенных рабочих условиях.

Для этих частных примеров на оценочной плате разработчика (ADSPBF533 EZ-KIT Lite® evaluation board) блок PLL сконфигурирован на частоту ядра 270 МГц (CCLK) и частоту системной шины 54 МГц (SCLK) соответственно (CLKIN = 27 МГц).

кэш инструкции: оптимизированные условия. Для линейного выполнения кода во внешней памяти производительность можно увеличить с выигрышем до 13% (см. врезку "Задержка при выборке инструкции, сравнение работы с кэшем и без кэша") в сравнении с кодом, который не сохранен в кэше. Если инструкции уже скопированы в кэш, и выполнены как минимум дважды, возможно ускорение больше 50%. В таблице 9 показано сравнение (время выполнения указано в тактах ядра), когда функции выполняются от 1x до 1000x раз (например, в алгоритме фильтра) и кэш инструкции выключается и включается соответственно. Числа – показывающие количество тактов ядра – получены из кода Example6 (6). Столбец "Выигрыш" показывает экономию циклов ядра (в процентах). Числа могут меняться ±100 циклов при выполнении нескольких прогонов теста (например, при обновлении SDRAM).

Таблица 9. Производительность кэша инструкций в хороших условиях.

кэш инструкции: плохая концепция. Таблица 10 показывает числа, подобные числам из предыдущего примера. Но теперь код не выполняется линейно (в каждой функции содержится просто инструкция перехода jump), и будет происходить множество промахов кэша и замен строк кэша. Каждый промах кэша приводит к операции заполнения строки кэша. Если функция просто содержит инструкцию перехода, и теперь больше нет преимущества линейного кода, когда в кэше уже есть нужный код, то дополнительные выборки кода из внешней памяти и загрузки его в кэш требуют затрат времени.

Таблица 10. Производительность кэша инструкций с плохой концепцией выполнения кода.

кэш данных. Размер страницы установлен в The 1 килобайт. Сначала ядро записывает 15 килобайт во внешнюю память и затем читает данные обратно; 32-битный доступ осуществляется в один и тот же внутренний банк. С такой настройкой не будут срабатывать замены CPLB. Бит DCBS не относится к этому случаю, для кэша используется только L1 Data Bank A, и все данные можно хранить без необходимости замены данных в кэше (в реальности подобное, увы, встречается редко).

Замена CPLB может стоить несколько сотен тактов (обработка исключения, алгоритм замены строки кэша и т. д.). Важна хорошая стратегия для настройки таблицы CPLB.

Таблица 11. Быстродействие кэша данных.

В таблице 11 показаны результаты, представленные в затраченных тактах ядра:

• Запись в память без разрешенного кэша и кэшем стратегии типа write-through (выделение строки кэша только на чтение) показывают отсутствие отличий.
• Операция записи в память со стратегией write-back требует больше тактов на дополнительные заполнения строки кэша.
• Запись в память, когда бит AOW установлен, кэш стратегии write-through имеет быстродействие хуже, чем когда осуществляется доступ во внешнюю память в первый раз (все строки кэша недостоверны).
• Чтение памяти в режиме кэша write-back mode и write-through с установленным битом AOW дают лучшую производительность, когда данные уже сохранены в память кэша.
• Чтение памяти в режиме кэша write-through с установленным битом AOW не показывает выгоду из пакетного заполнения строки кэша (cache-line burst fill).
• Чтение памяти без разрешенного кэша показывает самую худшую производительность в сравнении с остальными сценариями.

Частота ядра (CCLK) против частоты системной шины (SCLK). С нерациональными соотношениями между частотами CCLK и SCLK может наблюдаться потеря производительности. Рис. 23 показывает выборку инструкции, начиная с адреса shows 0x00h, когда разрешен кэш инструкций. Соотношение CCLK:SCLK = 3:1 или больше должно предпочтительно использоваться, когда применяется кэш. Это требует 22 такта SCLK.

Соотношение между частотой ядра и частотой шины 2:1. На каждое второе слово вставляется дополнительный такт SCLK. Около 28 тактов SCLK требуется для выборки целой строки кэша (включая команду активации).

Соотношение 1:1 снижает полосу пропускания. В этом случае требуется вставка 2 дополнительных тактов SCLK с каждым вторым словом (см. рис. 24). Требуется около 36 тактов SCLK.

Эти отличия показывают время, которое ядро требует на сравнение тэгов кэша, на выравнивание инструкции в блоке выравнивания, и наконец на выполнение инструкции.

[Обновление SDRAM]

Рис. 25 показывает ситуацию, где заполнение строки кэша прервано обновлением динамической памяти. Передача останавливается, и контроллер памяти (в режиме автообновления, autorefresh) выдает команду precharge (закрывает строку/страницу) и команду refresh. После завершения передача продолжается со следующего инкремента последнего адреса.

Когда SDRAM находится в режиме самообновления (self-refresh mode), процессор все еще обращается к памяти. В этом случае SDC оставляет режим self-refresh к либо временному auto-refresh или простому auto-refresh, в зависимости от состояния бита SRFS в регистре EBIU_SDGCTL.

[Производительность SDRAM]

Больше информации по производительности SDRAM с контроллером SDC процессора Blackfin можно найти в разделе "External Bus Interface Unit" руководства  ADSP-BF537 Blackfin Processor Hardware Reference (или см. [4] для процессора ADSP-BF538). Доступ на чтение/запись со стороны DAG требует соответственно 8/1 тактов SCLK на 16-битное слово. Выборка инструкции и заполнение строки кэша требуют около 1.1 тактов SCLK на 16-битное слово.

Выводы:

• Код должен быть написан линейно, чтобы утилизировать достоинства пакетного заполнения строки кэша (cache-line burst fill, pre-fetch).
• Код нужно использовать повторно, чтобы сделать кэш привлекательнее.

Рис. 23. Выборка инструкции при включенном кэше (CCLK:SCLK = 2:1).

Рис. 24. Выборка инструкции при включенном кэше (CCLK:SCLK = 1:1).

Рис. 25. Выборка инструкции при включенном кэше (прерванная операцией auto-refresh).

[Заключение]

В этом документе рассматривалось конфигурирование кэша инструкций и данных для процессоров Blackfin. Также рассматривалась привязка строк кэша к адресам памяти. Предоставленные примеры кода (1)..(8) [7] демонстрируют, как настроить дескрипторы CPLB для памяти инструкций и данных, как разрешить/запретить кэш инструкций/данных, и как обработать исключения CPLB и сделать блокировку кэша инструкций по пути (way). Также рассмотрен доступ к памяти кэша инструкций/данных со стороны ядра через команды ITEST_COMMAND и DTEST_COMMAND.

Всю упомянутую в статье документацию и примеры исходного кода можно скачать с сайта компании Analog Devices, или по ссылке [7].

[Словарик]

CCLK тактовая частота ядра процессора.

CLKIN входная частота кристалла, которая проходит через внутреннее умножение и деление, после чего получаются частоты ядра (CCLK) и шины (SCLK).

MMR Memory-Mapped Register - регистр, отображенный на адресное пространство процессора Blackfin. Обычно используется для обмена данными с различными периферийными устройствами кристалла процессора.

MPCU Memory Protection and Cache Unit, блок защиты памяти и кэширования процессора Blackfin.

PLL Phase Locked Loop, петля фазовой подстройки частоты, ФАПЧ. Применяется для синтеза внутренних тактовых частот процессора (CCLK, SCLK).

SCLK тактовая частота шины процессора, используется для тактирования всех периферийных устройств. Благодаря этому все периферийные устройства (таймеры, интерфейсы) работают синхронно и отдельно от потока выполнения кода ядра.

SDC контроллер синхронной динамической внешней памяти.

[Ссылки]

1. Using Cache Memory on Blackfin® Processors (EE-271) site:analog.com.
2. Blackfin ADSP-BF538.
3. Blackfin Processor Programming Reference. Rev. 2.2, February 2013. Analog Devices, Inc.
4. ADSP-BF538: блок интерфейса внешней шины.
5. VisualDSP++ C/C++ Compiler and Library Manual for Blackfin Processors. Rev. 5.4, January 2011. Analog Devices, Inc.
6. ADSP-BF538: обработка событий (прерывания, исключения).
7. 160211EE271v02.zip - примеры исходного кода (1..8), документация.