Администрирование Железо AN619: генерация карты регистров для Si5351 вручную Sat, December 21 2024  
| Главная | Контакты | Администрирование | Программирование | Ссылки |
UK-flag-ico.png English Version
GERMAN-flag-ico.png Die deutsche Version
Карта сайта

Поделиться

Расширенный поиск

Нашли опечатку?

Пожалуйста, сообщите об этом - просто выделите ошибочное слово или фразу и нажмите Shift Enter.


Блог одного Сумасшествия
Светлана, видеомонтаж
ВКонтакте
Телеграм

AN619: генерация карты регистров для Si5351 вручную Печать
Добавил(а) microsin   

Микросхема Si5351 представляет собой очень гибко конфигурируемый генератор тактов и VCXO (см. рис. 1). Компания Silicon Labs предоставляет специальную утилиту ClockBuilder Desktop [3], предназначенную для упрощения создания данных для регистров Si5351 в зависимости от нужной конфигурации. Поскольку ClockBuilder Desktop не всегда может удовлетворять всем требованиям разработчиков (в частности, не поддерживается синтез генерации низких частот от 2.5 кГц до 500 кГц), в этом документе предоставлены процедуры и формулы для определения полного набора регистров из запланированных формируемых частот (перевод даташита [1]). Раздел 2 дает общий обзор алгоритма частотного плана, и секции раздела 3 более подробно описывают все вычисления для создания значений регистров.

Примечание: все непонятные термины и сокращения см. в разделе "Словарик" статьи [2].

Si5351 block diagram fig03

Рис. 1. Общая блок-диаграмма Si5351.

Si5351 доступна в 3 вариантах исполнения [2]:

Si5351A: работает только от кварца (XTAL only).
Si5351B: XTAL + VCXO.
Si5351C: XTAL + CLKIN.

Если включена функция расширения спектра, то это поддерживается блоком ФАПЧ PLLA. Функциональность VCXO (доступна только для устройств Si5351B) поддерживается блоком ФАПЧ PLLB.

[2. Концепция планирования частот]

Устройство содержит 2 блока PLL (ФАПЧ) - PLLA и PLLB. Каждый PLL содержит систему Feedback Multisynth, используемую для генерации внутренней промежуточной частоты VCO в диапазоне от 600 до 900 МГц. Любая из этих частот VCO может быть поделена отдельными выходными делителями Multisynth, чтобы генерировать частоту Multisynth в диапазоне от 500 кГц до 200 МГц. Дополнительно могут быть использованы выходные делители R, чтобы генерировать низкие частоты до 2.5 кГц. Взаимосвязь между частотой VCO и выходными частотами выражается формулой:

              fVCO
foutx = ------------------
         Multisynthx · Rx

Используйте описанные ниже шаги, чтобы составить план синтеза частот.

2.1. Выбор PLL

Если функция расширения спектра (Spread Spectrum) не разрешена, то любая из PLLA или PLLB может использоваться в качестве источника формирования частоты для любых выходов Si5351A. Если же одновременно используется генерация и от XTAL, и от входа CLKIN (возможно только для Si5351C), то один из этих PLL должен быть зарезервирован для использования с CLKIN, и другой для использования с XTAL.

Замечание: PLLA должен использоваться для любых выходов, на которых разрешена функция расширения спектра. PLLB должен использоваться для любых выходов VCXO.

2.1.1. Выбор правильного соотношения частот VCO и коэффициентов деления

Ниже приведен основные критерии для установки частот VCO. Это общая модель, и отдельные приложения могут потребовать некоторые модификации.

1. Допустимые коэффициенты деления Multisynth 4, 6, 8, и любое дробное значение между 8 + 1/1048575 и 900 + 0/1. Это означает, что если частота на любом выходе больше 112.5 МГц (900 МГц / 8), то эта выходная частот установит одну из частот VCO.

2. Для частот, у которых важен минимальный джиттер, выбирайте целые коэффициенты деления Multisynth. Если возможно, выбирайте целые коэффициенты для выхода и обратной связи (output и feedback Multisynth ratio).

3. Когда удовлетворяются критерии 1 и 2, попробуйте как можно больше выбрать целочисленных коэффициентов output Multisynth.

Замечание: для делителей Multisynth CLK6 и CLK7 допустимы только целые числа между 6 и 254 включительно. Это может ограничить две частоты VCO, если используются все 8 выходов генерации тактов.

2.2. Назначение выходных выводов генерации тактов (опционально)

Некоторым пользователям может понадобиться полное управление назначением выходных выводов тактов. Для этой цели можно использовать следующие рекомендации.

1. Одинаковые выходные частоты должны по возможности использовать общий банк напряжения питания VDDO (например CLK0 и CLK1, CLK2 и CLK3, и т. п.), чтобы гарантировать минимальный джиттер из-за паразитных перекрестных связей на печатной плате (PCB crosstalk).

2. Если это возможно, изолируйте уникальные выходные частоты на отдельном банке VDDO. Например, если необходимо синтезировать частоты 25 МГц, 25 МГц, 27 МГц и 74.25 МГц, то поместите их на выходах CLK0, CLK1, CLK2 и CLK4 соответственно.

3. Иначе используйте все необходимые каналы CLK, базируясь на требуемом плане частот.

Замечание: для делителей Multisynth CLK6 и CLK7 допустимы только целые числа между 6 и 254 включительно. Это может ограничить две частоты VCO, если используются все 8 выходов генерации тактов.

[3. Конфигурирование регистров входа и PLL (первый каскад синтеза)]

В этом разделе описаны параметры регистров, связанные с входной опорной частотой и двумя блоками PLL (ФАПЧ).

3.1. Источник тактов для ФАПЧ (PLL Input Source)

Для каждой PLL должен быть выбран источник тактирования. Для устройств Si5351A и Si5351B можно использовать только XTAL (внутренний генератор, стабилизированный кварцем, или вход XA), но для Si5351C каждый из PLLA и PLLB может синхронизироваться либо от XTAL, либо от тактовой частоты уровней CMOS, поданной на вывод CLKIN.

3.1.1. Тактирование от XTAL

Если тактирование PLL осуществляется от кварца, в регистре 15 бит PLLx_SRC должен быть установлен в 0. Биты XTAL_CL[1:0] также должны быть установлены в соответствии требуемой нагрузочной емкости кварцев (см. регистр 183).

3.1.2. Тактирование уровнями CMOS

Если PLL нужно синхронизировать с тактами CMOS, бит PLLx_SRC должен быть установлен в 1. Входной диапазон PLL составляет 10..40 МГц. Если CLKIN > 40 МГц, то нужно использовать входной делительthe CLKIN, чтобы привести частоту на входе PLL к диапазону 10..40 МГц. См. биты CLKIN_DIV[1:0] регистра 15 (биты [7:6]).

3.2. Формулы делителей обратной связи (Feedback Multisynth Divider)

После того, как определена входная частота для каждой PLL, и (если необходимо) значение CLKIN_DIV, две выбранные выше в секции 2 частоты VCO могут быть сгенерированы, используя следующие формулы. Каждый делитель обратной связи по сути умножает входную частоту следующим образом:

fVCO = fXTAL · (a + b/c)

и/или:

fVCO = (fCLKIN/CLKIN_DIV)· (a + b/c)

Допустимый диапазон для коэффициента a + b/c составляет от 15 + 0/1048575 до 90 +0/1048575. Этот коэффициент записывается в пространство регистров Si5351 в соответствии со следующими формулами:

MSNx_P1[17:0] = (128 · a) + Floor(128 · b/c) - 512

MSNx_P2[19:0] = (128 · b) - (c · Floor(128 · b/c))

MSNx_P3[19:0] = c

Этих выражениях x заменяется на A или B (MSNA, MSNB) для обозначения делителей Multisynth блоков ФАПЧ PLLA и PLLB соответственно. Эти же выражения должны быть повторены для Multisynths NA и NB. Как упоминалось ранее в секции "2.1. Выбор PLL", функция расширения спектра поддерживается только PLLA, и функционал VCXO поддерживается только PLLB. Когда используется VCXO установите коэффициент деления MSNB a + b/c так, чтобы c = 106. Это должно учитываться, когда конфигурируется план частот.

3.2.1. Целые коэффициенты деления (FBx_INT)

Если числ a + b/c целое и четное, то для PLLA или PLLB может быть разрешен целочисленный режим установкой параметра FBA_INT или FBB_INT соответственно. В большинстве случаев установка этого бита снизит джиттер, когда используются целые и четные коэффициенты деления. Всякий раз, когда включена функция расширения спектра, FBA_INT должен быть сброшен в 0.

3.3. Другие параметры PLL

PLLA_CL=2
PLLB_CL=2

[4. Параметры выходов]

В этом разделе описаны настройки Multisynth и выходного драйвера, необходимые для каждого выхода. Как показано на рис. 2, одна из двух частот VCO делится каждым делителем Multisynth. Это сопровождается выходным состоянием драйвера. См. "4.2. Output Driver Settings".

AN619 Si5351 Detailed Dividers and Output Drivers Block Diagram fig02

Рис. 2. Подробная блок-схема делителей и выходных драйверов.

Примечание *: Коэффициенты деления Multisynth6 и Multisynth7 могут быть только целыми четными значениями в диапазоне между 6 и 254 включительно.

4.1. Настойки выхода Multisynth (второй каскад синтеза)

Эта секция описывает настройки, связанные с индивидуальными блоками Multisynth. В Si5351 имеется 6 дробных делителей Multisynth (MS0..MS5) и четные целые делители (MS6 и MS7).

4.1.1. Источник для Multisynth (MSx_SRC)

Каждый из этих делителей может быть установлен для использования выходной частоты PLLA или PLLB, в зависимости от установки бита MSx_SRC в 0 или 1 соответственно. См. описание бита 5 регистров 16..23.

4.1.2. Формулы выходных делителей Multisynth для Fout ≤ 150 МГц

Как только выбран источник PLL для отдельных Multisynth, для них может быть установлен коэффициент деления в соответствии с выражениями, показанными ниже. Деление представлено дробным числом:

a + b/c

Это число может быть в диапазоне между 6 и 1800.

MSx_P1[17:0] = (128 · a) + Floor(128 · b/c) - 512

MSx_P2[19:0] = (128 · b) - (c · Floor(128 · b/c))

MSx_P3[19:0] = c

Этих выражениях x обозначает блок Multisynth 0, 1, ..., 5. Как уже было отмечено, MS6 и MS7 может иметь только целые четные коэффициенты деления, т. е. допустимый диапазон значений для этих делителей - все целые числа между 6 и 254 включительно (6, 8, 10, ..., 252, 254). Для MS6 и MS7 устанавливается MSx_P1 напрямую (т. е. MSx_P1 равен коэффициенту деления).

4.1.2.1. Целочисленные коэффициенты деления (MSx_INT)

Если коэффициент любого из MS0..MS5 равен целому четному значению, то может быть разрешен режим целочисленного деления (Multisynth integer mode) установкой MSx_INT=1 (см. бит 6 регистров 16-21). В большинстве случаев установка этого бита уменьшит джиттер формируемого сигнала тактов, когда используются целые и четные коэффициенты деления. Multisynth6 и Multisynth7 изначально работают в integer mode, так что нет регистра для включения или выключения целочисленного режима.

4.1.3. Формулы выходных делителей Multisynth для 150 МГц < Fout ≤ 200 МГц

Выходные частоты выше 150 МГц можно генерировать на Multisynth 0..5. Для этого частотного диапазона должен быть установлен коэффициент деления следующими настройками:

MSx_P1=0
MSx_P2=0
MSx_P3=1
MSx_INT=1
MSx_DIVBY4[1:0]=11b

Это настроит соответствующую обратную связь Multisynth для генерации fVCO = Fout*4.

4.2. Настройки выходного драйвера

Как только собраны регистры Multisynth, могут быть модифицированы настройки выходного драйвера по рекомендациям в этой секции.

4.2.1. Источник тактов (CLKx_SRC)

Обычно Multisynth x должен выводить частоту на выходе CLKx, однако XO, CLKIN или поделенная частота (см. секцию 4.2.2 с описанием делителей R) может также быть выведена на выводы CLKx. Дополнительно MS0 (поделенная частота MS0) может быть выведена на CLK0..CLK3, и MS4 (или поделенная частота MS4) может быть выведена на CLK4..CLK7. Подробнее см. описание CLKx_SRC.

4.2.2. Делители R

Делители R можно использовать для генерации частот ниже 500 кГц. Каждый отдельный делитель выходной частоты R может быть установлен в 1, 2, 4, 8, ..., 128 записью соответствующей настройки в Rx_DIV. Установка этого параметра позволяет генерировать частоты до 8 кГц.

4.2.3. Инверсия (CLKx_INV)

В некоторых случаях пользователю также может понадобиться инвертировать полярность (т. е. повернуть фазу на 180°) одного или большего количества выходов по отношению к другим выходами. Это достижимо установкой CLKx_INV=1.

4.2.4. Запрещенное состояние выхода (CLKx_DIS_STATE)

Когда выходная тактовая частота запрещена либо уровнем на выводе OEB, либо через регистр управления OEB (см. регистр 3), на выходе драйвера может присутствовать либо логический уровень 0, логический уровень 1 или высокое сопротивление (Hi-Z, третье состояние). Подробности см. в описании CLKx_DIS_STATE.

4.2.5. Не используемые выходы тактов

Любые не используемые выходы могут быть выключены для уменьшения тока потребления IDDO. Это осуществляется установкой CLKx_PDN=1, что выключает выходной драйвер.

[5. Параметры Spread Spectrum]

Для любого выхода Multisynth, который использует в качестве входной частоты PLLA, может быть разрешена функция расширения спектра (Spread Spectrum). Допустимые диапазоны расширения включают –0.1% .. –2.5% при расширении спектра в сторону низких частот и до ±1.5% при расширении спектра относительно центральной частоты. Частота модуляции фиксирована примерно на 31.5 кГц.

Для правильной установки расширения спектра следует знать следующие параметры:

fPFD(A), входная частота PLLA (определяется выше в разделе "2. Концепция планирования частот", и относится также к секции "3.1.2. Тактирование уровнями CMOS"). Это также перечислено в сгенерированной утилитой ClockBuilder Desktop карте регистров как "#PFD(MHz)=...".

a + b/c, коэффициент умножения PLLA Multisynth (определяется выше в разделе "2. Концепция планирования частот"). Это также перечислено в сгенерированной утилитой ClockBuilder Desktop карте регистров как "#Feedback Divider=...".

sscAMP, амплитуда спектра (например, для 1% смещения спектра вниз или относительно центральной частоты sscAmp = 0.01).

Для установки нужного профиля спектра используйте выражения ниже.

Замечание: при использовании функции расширения спектра убедитесь, что MSNA установлен в дробный режим. См. параметр FBA_INT в регистре 22.

5.1. Расширение спектра вниз (Down Spread)

Для расширения спектра вниз нужно записать 4 параметра: SSUDP[11:0], SSDN_P1[11:0], SSDN_P2[14:0] и SSDN_P3[14:0]. Параметр Up/Down:

                       fPFD
SSUDP[11:0] = Floor(-----------)
                     4 · 31500

Промежуточное выражение (не для записи в регистры):

                 b           sscAmp
SSDN = 64 · (a + -) · --------------------
                 c    (1 + sscAmp) · SSUDP

Параметры Down-Spread:

SSDN_P1[11:0] = Floor(SSDN)

SSDN_P2[14:0] = 32767 · (SSDN - SSDN_P1)

SSDN_P3[14:0] = 32767 = 0x7FFF

Параметры Up-Spread:

SSUP_P1 = 0

SSUP_P2 = 0

SSUP_P3 = 1

5.2. Расширение спектра относительно центральной частоты

Для расширения спектра посередине нужно записать 7 параметров: SSUDP[11:0], SSDN_P1[11:0], SSDN_P2[14:0], SSDN_P3[14:0], SSUP_P1[11:0], SSUP_P2[14:0] и SSUP_P3[14:0]. Параметр Up/Down:

                       fPFD
SSUDP[11:0] = Floor(-----------)
                     4 · 31500

Промежуточные выражения (не для записи в регистры):

                  b           sscAmp
SSUP = 128 · (a + -) · --------------------
                  c    (1 - sscAmp) · SSUDP

                  b           sscAmp
SSDN = 128 · (a + -) · --------------------
                  c    (1 + sscAmp) · SSUDP

Параметры Up-Spread:

SSUP_P1[11:0] = Floor(SSUP)

SSUP_P2[14:0] = 32767 · (SSUP - SSUP_P1)

SSUP_P3[14:0] = 32767 = 0x7FFF

Параметры Down-Spread:

SSDN_P1[11:0] = Floor(SSDN)

SSDN_P2[14:0] = 32767 · (SSDN - SSDN_P1)

SSDN_P3[14:0] = 32767 = 0x7FFF

5.3. Вывод разрешения Spread Spectrum (SSEN)

В устройствах Si5351A и Si5351B (версии корпуса QFN20) имеется вывод управления вывод Spread Spectrum Enable. Функция разрешения спектра разрешается логическим ИЛИ уровня SSEN и бита SSC_EN регистра, так чтобы вывод SSEN работал правильно, бит регистра SSC_EN должен быть сброшен в 0.

[6. Конфигурирование смещения фазы]

Выходы 0-5 микросхемы Si5351 можно запрограммировать на независимое смещение начальной фазы. Параметр смещения фазы это целое число без знака, где каждый LSB представляет разницу фазы четверти периода VCO, TVCO/4. Для определения значения регистра используйте следующую формулу:

CLKx_PHOFF[4:0] = Round(DesiredOffset(sec) · 4 · fVCO)

[7. Параметры VCXO (только Si5351B)]

Микросхема Si5351B комбинирует в одном корпусе независимую генерацию тактов (free-running clock) и VCXO. Архитектура VCXO Si5350B устраняет необходимость во внешнем управляемом кварцевом генераторе. Управление частотой осуществляется блоком PLLB. Для тактирования применяется недорогой, стандартный кварц с AT-срезом на частоту 25 или 27 МГц для обоих блоков ФАПЧ PLLA и PLLB.

PLLB должен использоваться в качестве источника тактов для любой выходной формируемой от VCXO частоты. Коэффициент Feedback B Multisynth должен быть установлен так, чтобы коэффициент c знаменателя формулы a + b/c был зафиксирован на значении 106. Установите значение регистра VCXO_Param по формуле ниже. Обратите внимание, что 1.03 ограничивающий фактор, чтобы гарантировать достижение полного желаемого изменения частоты. Для желаемого диапазона подстройки (pull-range) +/–30 ppm значение APR в формуле ниже равно 30, для +/–60 ppm APR равно 60, и так далее.

                                   b
VCXO_Param[21:0] = 1.03 · (128a + ---) · APR
                                  106

[8. Регистры Si5351]

Здесь приведено описание регистров и подробное их использование. Значения этих регистров можно упрощенно конфигурировать утилитой ClockBuilder Desktop (см. секцию "3.1.1 ClockbuilderTM Desktop Software" в даташите Si5338). Также см. апноут AN428 для получения рабочего примера программирования с помощью F301 MCU компании Silicon Labs.

8.1. Карта памяти регистров

В следующей таблице показана общая карта адресов регистров, используемых для чтения состояния, управления и конфигурирования Si5351.

Reg. 7 6 5 4 3 2 1 0
0 SYS_INIT LOL_B LOL_A LOS резерв REVID[1:0]
1 SYS_INIT_STKY LOS_B_STKY LOS_A_STKY резерв
2 SYS_INIT_MASK LOS_B_MASK LOS_A_MASK резерв
3 CLK7_EN CLK6_EN CLK5_EN CLK4_EN CLK3_EN CLK2_EN CLK1_EN CLK0_EN
4..8 резерв
9 OEB_MASK7 OEB_MASK6 OEB_MASK5 OEB_MASK4 OEB_MASK3 OEB_MASK2 OEB_MASK1 OEB_MASK0
10..14 резерв
15 CLKIN_DIV[2:0] 0 0 PLLB_SRC PLLA_SRC 0 0
16 CLK0_PDN MS0_INT MS0_SRC CLK0_INV CLK0_SRC[1:0] CLK0_IDRV[1:0]
17 CLK1_PDN MS1_INT MS1_SRC CLK1_INV CLK1_SRC[1:0] CLK1_IDRV[1:0]
18 CLK2_PDN MS2_INT MS2_SRC CLK2_INV CLK2_SRC[1:0] CLK2_IDRV[1:0]
19 CLK3_PDN MS3_INT MS3_SRC CLK3_INV CLK3_SRC[1:0] CLK3_IDRV[1:0]
20 CLK4_PDN MS4_INT MS4_SRC CLK4_INV CLK4_SRC[1:0] CLK4_IDRV[1:0]
21 CLK5_PDN MS5_INT MS5_SRC CLK5_INV CLK5_SRC[1:0] CLK5_IDRV[1:0]
22 CLK6_PDN FBA_INT MS6_SRC CLK6_INV CLK6_SRC[1:0] CLK6_IDRV[1:0]
23 CLK7_PDN FBB_INT MS7_SRC CLK7_INV CLK7_SRC[1:0] CLK7_IDRV[1:0]
24 CLK3_DIS_STATE CLK2_DIS_STATE CLK1_DIS_STATE CLK0_DIS_STATE
25 CLK7_DIS_STATE CLK6_DIS_STATE CLK5_DIS_STATE CLK4_DIS_STATE
26 MSNA_P3[15:8]
27 MSNA_P3[7:0]
28 резерв MSNA_P1[17:16]
29 MSNA_P1[15:8]
30 MSNA_P1[7:0]
31 MSNA_P3[19:16] MSNA_P2[19:16]
32 MSNA_P2[15:8]
33 MSNA_P2[7:0]
34 MSNB_P3[15:8]
35 MSNB_P3[7:0]
36 MSNB_P2[17:16] резерв
37 MSNB_P1[15:8]
38 MSNB_P1[7:0]
39 MSNB_P3[19:16] MSNB_P2[19:16]
40 MSNB_P2[15:8]
41 MSNB_P2[7:0]
42 MS0_P3[15:8]
43 MS0_P3[7:0]
44 резерв R0_DIV[2:0] MS0_DIVBY4[1:0] MS0_P1[17:16]
45 MS0_P1[15:8]
46 MS0_P1[7:0]
47 MS0_P3[19:16] MS0_P2[19:16]
48 MS0_P2[15:8]
49 MS0_P2[7:0]
50 MS1_P3[15:8]
51 MS1_P3[7:0]
52   R1_DIV[2:0] MS1_DIVBY4[1:0] MS1_P1[17:16]
53 MS1_P1[15:8]
54 MS1_P1[7:0]
55 MS1_P3[19:16] MS1_P2[19:16]
56 MS1_P2[15:8]
57 MS1_P2[7:0]
58 MS2_P3[15:8]
59 MS2_P3[7:0]
60   R2_DIV[2:0] MS2_DIVBY4[1:0] MS2_P1[17:16]
61 MS2_P1[15:8]
62 MS2_P1[7:0]
63 MS2_P3[19:16] MS2_P2[19:16]
64 MS2_P2[15:8]
65 MS2_P2[7:0]
66 MS3_P3[15:8]
67 MS3_P3[7:0]
68   R3_DIV[2:0] MS3_DIVBY4[1:0] MS3_P1[17:16]
69 MS3_P1[15:8]
70 MS3_P1[7:0]
71 MS3_P3[19:16] MS3_P2[19:16]
72 MS3_P2[15:8]
73 MS3_P2[7:0]
74 MS4_P3[15:8]
75 MS4_P3[7:0]
76   R4_DIV[2:0] MS4_DIVBY4[1:0] MS4_P1[17:16]
77 MS4_P1[15:8]
78 MS4_P1[7:0]
79 MS4_P3[19:16] MS4_P2[19:16]
80 MS4_P2[15:8]
81 MS4_P2[7:0]
82 MS5_P3[15:8]
83 MS5_P3[7:0]
84   R5_DIV[2:0] MS5_DIVBY4[1:0] MS5_P1[17:16]
85 MS5_P1[15:8]
86 MS5_P1[7:0]
87 MS5_P3[19:16] MS5_P2[19:16]
88 MS5_P2[15:8]
89 MS5_P2[7:0]
90 MS6_P1[7:0]
91 MS7_P1[7:0]
92   R7_DIV[2:0]   R6_DIV[2:0]
93..148 резерв
149 SSC_EN SSDN_P2[14:8]
150 SSDN_P2[7:0]
151 SSC_MODE SSDN_P3[14:8]
152 SSDN_P3[7:0]
153 SSDN_P1[7:0]
154 SSUDP[11:8] SSDN_P1[11:8]
155 SSUDP[7:0]
156 SSUP_P2[14:8]
157 SSUP_P2[7:0]
158 SSUP_P3[14:8]
159 SSUP_P3[7:0]
160 SSUP_P1[7:0]
161 SS_NCLK[3:0] SSUP_P1[11:8]
162 VCXO_Param[7:0]
163 VCXO_Param[15:8]
164 резерв VCXO_Param[21:16]
165 резерв CLK0_PHOFF[6:0]
166 резерв CLK1_PHOFF[6:0]
167 резерв CLK2_PHOFF[6:0]
168 резерв CLK3_PHOFF[6:0]
169 резерв CLK4_PHOFF[6:0]
170 резерв CLK5_PHOFF[6:0]
171..176 резерв
177 PLLB_RST резерв PLLA_RST резерв
178..182 резерв
183 XTAL_CL резерв
184..186 резерв
187 CLKIN_FANOUT_EN XO_FANOUT_EN резерв MS_FANOUT_EN резерв
188..255 резерв

[9. Описание регистров]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SYS_INIT LOL_B LOL_A LOS   -     -   REVID[1:0]
Чтение/запись R R R R R R R R
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 SYS_INIT System Initialization Status. При включении питания устройство копирует содержимое NVM (NonVolatile Memory, энергонезависимая память) в RAM, и выполняет инициализацию своей внутренней системы. Устройство не работает, пока эта инициализация не завершится. Не рекомендуется читать или записывать регистры в RAM через интерфейс I2C, пока не завершится инициализация. Сработает прерывание (INTR pin = 0, только Si5351C) во время периода инициализации системы.
0: инициализация системы завершена, устройство готово к работе.
1: устройство находится в режиме инициализации.
6 LOL_B PLLB Loss Of Lock Status. Относится только к Si5351A и Si5351C. PLLB будет работать в состоянии захвата, когда получает нормальные такты от CLKIN или XTAL. Произойдет потеря захвата, если частота опорного источника тактов вынудит PLL работать вне допустимого диапазона частот, или если опорные такты не удовлетворяют минимальным требованиям допустимости входного сигнала, как это указано в даташите Si5351 [2]. Сработает прерывание (вывод INTR = 0, только Si5351C) при наступлении события LOL.
0: PLLB в состоянии захвата.
1: нет захвата частоты PLLB. Когда устройство попадает в это состояние, то это вызовет генерацию прерывания с переходом INTR в лог. 0 (только Si5351C).
5 LOL_A PLLA Loss Of Lock Status. То же самое, что и LOL_B, только относится к PLLA.
4 LOS CLKIN Loss Of Signal (только Si5351C). Сигнал состояния потери сигнала показывает, что опорная частота не удовлетворяет минимальным требованиям к входному сигналу, указанным в даташите Si5351 [2]. При возникновении события LOS будет сгенерировано прерывание (вывод INTR = 0, только Si5351C). 0: Допустимый сигнал тактов на выводе CLKIN. 1: Обнаружена потеря сигнала на выводе CLKIN.
3:0 - Зарезервировано.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SYS_INIT_STKY LOL_B_STKY LOL_A_STKY LOS_STKY   -     -     -     -  
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 SYS_INIT_STKY System Calibration Status Sticky Bit. Бит SYS_INIT_STKY переходит в лог. 1, когда бит SYS_INIT (reg. 0, bit 7) переходит в лог. 1. Бит остается в лог. 1, пока не будет очищен. Запись 0 в этот бит регистра приведет к его очистке.
0: не было прерывания SYS_INIT после последней очистки.
1: произошло прерывание SYS_INIT после последней очистки.
6 LOL_B_STKY PLLB Loss Of Lock Status Sticky Bit. Бит LOL_B_STKY переходит в лог. 1, когда бит LOL_B (reg. 0, bit 6) переходит в лог. 1. Бит остается в лог. 1, пока не будет очищен. Запись 0 в этот бит регистра приведет к его очистке.
0: не было прерывания PLLB после последней очистки.
1: произошло прерывание PLLB после последней очистки.
5 LOL_A_STKY PLLA Loss Of Lock Status Sticky Bit. То же самое, что и LOL_B_STKY, только относится к PLLA.
4 LOS_STKY CLKIN Loss Of Signal Sticky Bit (только Si5351C). Бит LOL_STKY переходит в лог. 1, когда бит LOS (reg. 0, bit 4) переходит в лог. 1. Бит остается в лог. 1, пока не будет очищен. Запись 0 в этот бит регистра приведет к его очистке.
0: не было прерывания LOS после последней очистки.
1: произошло прерывание LOS после последней очистки.
3:0 - Зарезервировано.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SYS_INIT_MASK LOL_B_MASK LOL_A_MASK LOS_MASK   -     -     -     -  
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 SYS_INIT_MASK System Initialization Status Mask. Используйте этот бит для маскировки прерывания сигналом перехода INTR в лог. 0 (только Si5351C), когда установится бит SYS_INIT.
0: не маскировать прерывание SYS_INIT.
1: маскировать прерывание SYS_INIT.
6 LOL_B_MASK PLLB Loss Of Lock Status Mask. То же самое, только для маскирования прерывания LOL_B.
5 LOL_A_MASK PLL A Loss Of Lock Status Mask. То же самое, только для маскирования прерывания LOL_A.
4 LOS_MASK CLKIN Loss Of Signal Mask (только Si5351C). То же самое, только для маскирования прерывания LOS.
3:0 - Зарезервировано.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK7_OEB CLK6_OEB CLK5_OEB CLK4_OEB CLK3_OEB CLK2_OEB CLK1_OEB CLK0_OEB
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7:0 CLKx_OEB Output Disable for CLKx. Управление запретом работы выходов CLKx (x = 0..7).
0: разрешить работу CLKx.
1: запретить работу CLKx.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит OEB_MASK7 OEB_MASK6 OEB_MASK5 OEB_MASK4 OEB_MASK3 OEB_MASK2 OEB_MASK1 OEB_MASK0
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7:0 OEB_CLKx OEB pin enable control of CLKx. Разрешение управления выводом OEB для выходов CLKx (x = 0..7).
0: вывод OEB управляет состоянием разрешения/запрета CLKx.
1: вывод OEB не управляет состоянием разрешения/запрета CLKx.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLKIN_DIV[1:0]   -     -   PLLB_SRC PLLA_SRC   -     -  
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7:6 CLKIN_DIV[1:0] CLKIN Input Divider. Входной делитель для вывода CLKIN. Допустимая частота на входе PLL должна быть в диапазоне 10..40 МГц. Если частота не укладывается в эти пределы, то должен быть подобран правильный коэффициент деления частоты на входе PLL.
00: отсутствие деления (коэффициент деления 1).
01: деление на 2.
10: деление на 4.
11: деление на 8.
5:4 - Зарезервировано. Оставить значения по умолчанию.
3 PLLB_SRC Input Source Select for PLLB.
0: в качестве опорной частоты для PLLA выбран вход XTAL.
1: в качестве опорной частоты PLLA выбран вход CLKIN (только для Si5351C).
2 PLLA_SRC Input Source Select for PLLA. То же самое, что и PLLB_SRC, только для блока PLLA.
1:0 - Зарезервировано. Оставить значения по умолчанию.

16. Управление CLK0

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK0_PDN MS0_INT MS0_SRC CLK0_INV CLK0_SRC[1:0] CLK0_IDRV[1:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 CLK0_PDN Clock 0 Power Down. Бит позволяет выключить питание выходного драйвера CLK0, когда этот выход тактов не используется.
0: CLK0 работает.
1: CLK0 выключен.
6 MS0_INT MultiSynth 0 Integer Mode. Этот бит может использоваться для принудительного перевода MS0 в целочисленный режим делителей, чтобы улучшить параметры по джиттеру. Имейте в виду, что необходимо использовать дробный режим делителей (fractional mode), когда для CLK0 указано смещение задержки.
0: MS0 работает с режиме с дробными коэффициентами деления.
1: MS0 работает в режиме с целочисленными коэффициентами деления.
5 MS0_SRC MultiSynth Source Select for CLK0.
0: MS0 тактируется от PLLA.
1: MS0 тактируется от PLLB (только Si5351A и Si5351C) или от VCXO (только Si5351B).
4 CLK0_INV Output Clock 0 Invert.
0: нет инверсии на выходе CLK0.
1: CLK0 выводится с инверсией.
3:2 CLK0_SRC[1:0] Output Clock 0 Input Source. Эти биты выбирают источник тактов для CLK0.
00: в качестве источника тактов выбран XTAL. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK0 напрямую к генератору, который формирует выходную частоту, определяемую частотой XTAL.
01: в качестве источника тактов выбран CLKIN. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK0 напрямую ко входу CLKIN. В сущности это просто создает буфер для входа CLKIN.
10: зарезервировано, не выбирайте этот вариант.
11: в качестве источника тактов выбран MultiSynth 0. Выберите эту опцию, когда хотите использовать Si5351 для генерации независимо формируемых (free-running) или синхронных тактовых сигналов.
1:0 CLK0_IDRV[1:0] CLK0 Output Rise and Fall time / Drive Strength Control. Управление нагрузочной способностью выхода CLK0.
00: 2 мА.
01: 4 мА.
10: 6 мА.
11: 8 мА.

17. Управление CLK1

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK1_PDN MS1_INT MS1_SRC CLK1_INV CLK1_SRC[1:0] CLK1_IDRV[1:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 CLK1_PDN Clock 1 Power Down. Бит позволяет выключить питание выходного драйвера CLK1, когда этот выход тактов не используется.
0: CLK1 работает.
1: CLK1 выключен.
6 MS1_INT MultiSynth 1 Integer Mode. Этот бит может использоваться для принудительного перевода MS1 в целочисленный режим делителей, чтобы улучшить параметры по джиттеру. Имейте в виду, что необходимо использовать дробный режим делителей (fractional mode), когда для CLK1 указано смещение задержки.
0: MS1 работает с режиме с дробными коэффициентами деления.
1: MS1 работает в режиме с целочисленными коэффициентами деления.
5 MS1_SRC MultiSynth Source Select for CLK1.
0: MS1 тактируется от PLLA.
1: MS1 тактируется от PLLB (только Si5351A и Si5351C) или от VCXO (только Si5351B).
4 CLK1_INV Output Clock 1 Invert.
0: нет инверсии на выходе CLK1.
1: CLK1 выводится с инверсией.
3:2 CLK1_SRC[1:0] Output Clock 1 Input Source. Эти биты выбирают источник тактов для CLK1.
00: в качестве источника тактов выбран XTAL. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK1 напрямую к генератору, который формирует выходную частоту, определяемую частотой XTAL.
01: в качестве источника тактов выбран CLKIN. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK1 напрямую ко входу CLKIN. В сущности это просто создает буфер для входа CLKIN.
10: выбирает Multisynth 0 в качестве источника тактов.
11: в качестве источника тактов выбран MultiSynth 1. Выберите эту опцию, когда хотите использовать Si5351 для генерации независимо формируемых (free-running) или синхронных тактовых сигналов.
1:0 CLK1_IDRV[1:0] CLK1 Output Rise and Fall time / Drive Strength Control. Управление нагрузочной способностью выхода CLK1.
00: 2 мА.
01: 4 мА.
10: 6 мА.
11: 8 мА.

18. Управление CLK2

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK2_PDN MS2_INT MS2_SRC CLK2_INV CLK2_SRC[1:0] CLK2_IDRV[1:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 CLK2_PDN Clock 2 Power Down. Бит позволяет выключить питание выходного драйвера CLK2, когда этот выход тактов не используется.
0: CLK2 работает.
1: CLK2 выключен.
6 MS2_INT MultiSynth 2 Integer Mode. Этот бит может использоваться для принудительного перевода MS2 в целочисленный режим делителей, чтобы улучшить параметры по джиттеру. Имейте в виду, что необходимо использовать дробный режим делителей (fractional mode), когда для CLK2 указано смещение задержки.
0: MS2 работает с режиме с дробными коэффициентами деления.
1: MS2 работает в режиме с целочисленными коэффициентами деления.
5 MS2_SRC MultiSynth Source Select for CLK2.
0: MS2 тактируется от PLLA.
1: MS2 тактируется от PLLB (только Si5351A и Si5351C) или от VCXO (только Si5351B).
4 CLK2_INV Output Clock 2 Invert.
0: нет инверсии на выходе CLK2.
1: CLK2 выводится с инверсией.
3:2 CLK2_SRC[1:0] Output Clock 2 Input Source. Эти биты выбирают источник тактов для CLK2.
00: в качестве источника тактов выбран XTAL. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK2 напрямую к генератору, который формирует выходную частоту, определяемую частотой XTAL.
01: в качестве источника тактов выбран CLKIN. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK2 напрямую ко входу CLKIN. В сущности это просто создает буфер для входа CLKIN.
10: в качестве источника тактов выбран MultiSynth 0.
11: в качестве источника тактов выбран MultiSynth 2. Выберите эту опцию, когда хотите использовать Si5351 для генерации независимо формируемых (free-running) или синхронных тактовых сигналов.
1:0 CLK2_IDRV[1:0] CLK2 Output Rise and Fall time / Drive Strength Control. Управление нагрузочной способностью выхода CLK2.
00: 2 мА.
01: 4 мА.
10: 6 мА.
11: 8 мА.

19. Управление CLK3

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK3_PDN MS3_INT MS3_SRC CLK3_INV CLK3_SRC[1:0] CLK3_IDRV[1:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 CLK3_PDN Clock 3 Power Down. Бит позволяет выключить питание выходного драйвера CLK3, когда этот выход тактов не используется.
0: CLK3 работает.
1: CLK3 выключен.
6 MS3_INT MultiSynth 3 Integer Mode. Этот бит может использоваться для принудительного перевода MS3 в целочисленный режим делителей, чтобы улучшить параметры по джиттеру. Имейте в виду, что необходимо использовать дробный режим делителей (fractional mode), когда для CLK3 указано смещение задержки.
0: MS3 работает с режиме с дробными коэффициентами деления.
1: MS3 работает в режиме с целочисленными коэффициентами деления.
5 MS3_SRC MultiSynth Source Select for CLK3.
0: MS3 тактируется от PLLA.
1: MS3 тактируется от PLLB (только Si5351A и Si5351C) или от VCXO (только Si5351B).
4 CLK3_INV Output Clock 3 Invert.
0: нет инверсии на выходе CLK3.
1: CLK3 выводится с инверсией.
3:2 CLK3_SRC[1:0] Output Clock 3 Input Source. Эти биты выбирают источник тактов для CLK3.
00: в качестве источника тактов выбран XTAL. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK3 напрямую к генератору, который формирует выходную частоту, определяемую частотой XTAL.
01: в качестве источника тактов выбран CLKIN. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK3 напрямую ко входу CLKIN. В сущности это просто создает буфер для входа CLKIN.
10: в качестве источника тактов выбран MultiSynth 0.
11: в качестве источника тактов выбран MultiSynth 3. Выберите эту опцию, когда хотите использовать Si5351 для генерации независимо формируемых (free-running) или синхронных тактовых сигналов.
1:0 CLK3_IDRV[1:0] CLK3 Output Rise and Fall time / Drive Strength Control. Управление нагрузочной способностью выхода CLK3.
00: 2 мА.
01: 4 мА.
10: 6 мА.
11: 8 мА.

20. Управление CLK4

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK4_PDN MS4_INT MS4_SRC CLK4_INV CLK4_SRC[1:0] CLK4_IDRV[1:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 CLK4_PDN Clock 4 Power Down. Бит позволяет выключить питание выходного драйвера CLK4, когда этот выход тактов не используется.
0: CLK4 работает.
1: CLK4 выключен.
6 MS4_INT MultiSynth 4 Integer Mode. Этот бит может использоваться для принудительного перевода MS4 в целочисленный режим делителей, чтобы улучшить параметры по джиттеру. Имейте в виду, что необходимо использовать дробный режим делителей (fractional mode), когда для CLK4 указано смещение задержки.
0: MS4 работает с режиме с дробными коэффициентами деления.
1: MS4 работает в режиме с целочисленными коэффициентами деления.
5 MS4_SRC MultiSynth Source Select for CLK4.
0: MS4 тактируется от PLLA.
1: MS4 тактируется от PLLB (только Si5351A и Si5351C) или от VCXO (только Si5351B).
4 CLK4_INV Output Clock 4 Invert.
0: нет инверсии на выходе CLK4.
1: CLK4 выводится с инверсией.
3:2 CLK4_SRC[1:0] Output Clock 4 Input Source. Эти биты выбирают источник тактов для CLK4.
00: в качестве источника тактов выбран XTAL. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK4 напрямую к генератору, который формирует выходную частоту, определяемую частотой XTAL.
01: в качестве источника тактов выбран CLKIN. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK4 напрямую ко входу CLKIN. В сущности это просто создает буфер для входа CLKIN.
10: зарезервировано, не выбирайте этот вариант.
11: в качестве источника тактов выбран MultiSynth 4. Выберите эту опцию, когда хотите использовать Si5351 для генерации независимо формируемых (free-running) или синхронных тактовых сигналов.
1:0 CLK4_IDRV[1:0] CLK4 Output Rise and Fall time / Drive Strength Control. Управление нагрузочной способностью выхода CLK4.
00: 2 мА.
01: 4 мА.
10: 6 мА.
11: 8 мА.

21. Управление CLK5

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK5_PDN MS5_INT MS5_SRC CLK5_INV CLK5_SRC[1:0] CLK5_IDRV[1:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 CLK5_PDN Clock 5 Power Down. Бит позволяет выключить питание выходного драйвера CLK5, когда этот выход тактов не используется.
0: CLK5 работает.
1: CLK5 выключен.
6 MS5_INT MultiSynth 5 Integer Mode. Этот бит может использоваться для принудительного перевода MS5 в целочисленный режим делителей, чтобы улучшить параметры по джиттеру. Имейте в виду, что необходимо использовать дробный режим делителей (fractional mode), когда для CLK5 указано смещение задержки.
0: MS5 работает с режиме с дробными коэффициентами деления.
1: MS5 работает в режиме с целочисленными коэффициентами деления.
5 MS5_SRC MultiSynth Source Select for CLK5.
0: MS5 тактируется от PLLA.
1: MS5 тактируется от PLLB (только Si5351A и Si5351C) или от VCXO (только Si5351B).
4 CLK5_INV Output Clock 5 Invert.
0: нет инверсии на выходе CLK5.
1: CLK5 выводится с инверсией.
3:2 CLK5_SRC[1:0] Output Clock 5 Input Source. Эти биты выбирают источник тактов для CLK5.
00: в качестве источника тактов выбран XTAL. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK5 напрямую к генератору, который формирует выходную частоту, определяемую частотой XTAL.
01: в качестве источника тактов выбран CLKIN. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK5 напрямую ко входу CLKIN. В сущности это просто создает буфер для входа CLKIN.
10: в качестве источника тактов выбран MultiSynth 4.
11: в качестве источника тактов выбран MultiSynth 5. Выберите эту опцию, когда хотите использовать Si5351 для генерации независимо формируемых (free-running) или синхронных тактовых сигналов.
1:0 CLK5_IDRV[1:0] CLK5 Output Rise and Fall time / Drive Strength Control. Управление нагрузочной способностью выхода CLK5.
00: 2 мА.
01: 4 мА.
10: 6 мА.
11: 8 мА.

22. Управление CLK6

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK6_PDN MS6_INT MS6_SRC CLK6_INV CLK6_SRC[1:0] CLK6_IDRV[1:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 CLK6_PDN Clock 6 Power Down. Бит позволяет выключить питание выходного драйвера CLK6, когда этот выход тактов не используется.
0: CLK6 работает.
1: CLK6 выключен.
6 MS6_INT MultiSynth 6 Integer Mode. Этот бит может использоваться для принудительного перевода MS6 в целочисленный режим делителей, чтобы улучшить параметры по джиттеру. Имейте в виду, что необходимо использовать дробный режим делителей (fractional mode), когда для CLK6 указано смещение задержки.
0: MS6 работает с режиме с дробными коэффициентами деления.
1: MS6 работает в режиме с целочисленными коэффициентами деления.
5 MS6_SRC MultiSynth Source Select for CLK6.
0: MS6 тактируется от PLLA.
1: MS6 тактируется от PLLB (только Si5351A и Si5351C) или от VCXO (только Si5351B).
4 CLK6_INV Output Clock 6 Invert.
0: нет инверсии на выходе CLK6.
1: CLK6 выводится с инверсией.
3:2 CLK6_SRC[1:0] Output Clock 6 Input Source. Эти биты выбирают источник тактов для CLK6.
00: в качестве источника тактов выбран XTAL. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK6 напрямую к генератору, который формирует выходную частоту, определяемую частотой XTAL.
01: в качестве источника тактов выбран CLKIN. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK6 напрямую ко входу CLKIN. В сущности это просто создает буфер для входа CLKIN.
10: в качестве источника тактов выбран MultiSynth 4.
11: в качестве источника тактов выбран MultiSynth 6. Выберите эту опцию, когда хотите использовать Si5351 для генерации независимо формируемых (free-running) или синхронных тактовых сигналов.
1:0 CLK6_IDRV[1:0] CLK6 Output Rise and Fall time / Drive Strength Control. Управление нагрузочной способностью выхода CLK6.
00: 2 мА.
01: 4 мА.
10: 6 мА.
11: 8 мА.

23. Управление CLK7

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK7_PDN MS7_INT MS7_SRC CLK7_INV CLK7_SRC[1:0] CLK7_IDRV[1:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 CLK7_PDN Clock 7 Power Down. Бит позволяет выключить питание выходного драйвера CLK7, когда этот выход тактов не используется.
0: CLK7 работает.
1: CLK7 выключен.
6 MS7_INT MultiSynth 7 Integer Mode. Этот бит может использоваться для принудительного перевода MS7 в целочисленный режим делителей, чтобы улучшить параметры по джиттеру. Имейте в виду, что необходимо использовать дробный режим делителей (fractional mode), когда для CLK7 указано смещение задержки.
0: MS7 работает с режиме с дробными коэффициентами деления.
1: MS7 работает в режиме с целочисленными коэффициентами деления.
5 MS7_SRC MultiSynth Source Select for CLK7.
0: MS7 тактируется от PLLA.
1: MS7 тактируется от PLLB (только Si5351A и Si5351C) или от VCXO (только Si5351B).
4 CLK7_INV Output Clock 7 Invert.
0: нет инверсии на выходе CLK7.
1: CLK7 выводится с инверсией.
3:2 CLK7_SRC[1:0] Output Clock 7 Input Source. Эти биты выбирают источник тактов для CLK7.
00: в качестве источника тактов выбран XTAL. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK7 напрямую к генератору, который формирует выходную частоту, определяемую частотой XTAL.
01: в качестве источника тактов выбран CLKIN. Эта опция пропускает оба каскада синтеза (PLL/VCXO и MultiSynth), и подключает CLK7 напрямую ко входу CLKIN. В сущности это просто создает буфер для входа CLKIN.
10: в качестве источника тактов выбран MultiSynth 4.
11: в качестве источника тактов выбран MultiSynth 7. Выберите эту опцию, когда хотите использовать Si5351 для генерации независимо формируемых (free-running) или синхронных тактовых сигналов.
1:0 CLK7_IDRV[1:0] CLK7 Output Rise and Fall time / Drive Strength Control. Управление нагрузочной способностью выхода CLK7.
00: 2 мА.
01: 4 мА.
10: 6 мА.
11: 8 мА.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK3_DIS_STATE CLK2_DIS_STATE CLK1_DIS_STATE CLK0_DIS_STATE
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7:0 CLKx_DIS_STATE CLKx Disable State. Эти 2 бита определяют состояние выхода CLKx (x = 0..3), когда выход запрещен. Отдельные тактовые выходы могут быть запрещены с помощью регистра с адресом 3 (Output Enable Control). Также выходы могут быть запрещены с помощью вывода OEB.
00: когда выход тактов запрещен, он находится в состоянии лог. 0.
01: когда выход тактов запрещен, он находится в состоянии лог. 1.
10: когда выход тактов запрещен, он находится в отключенном состоянии (третье состояние, состояние высокого выходного сопротивления, Hi-Z).
11: выход тактов никогда не запрещается.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLK7_DIS_STATE CLK6_DIS_STATE CLK5_DIS_STATE CLK4_DIS_STATE
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7:0 CLKx_DIS_STATE CLKx Disable State. Эти 2 бита определяют состояние выхода CLKx (x = 4..7), когда выход запрещен. Отдельные тактовые выходы могут быть запрещены с помощью регистра с адресом 3 (Output Enable Control). Также выходы могут быть запрещены с помощью вывода OEB.
00: когда выход тактов запрещен, он находится в состоянии лог. 0.
01: когда выход тактов запрещен, он находится в состоянии лог. 1.
10: когда выход тактов запрещен, он находится в отключенном состоянии (третье состояние, состояние высокого выходного сопротивления, Hi-Z).
11: выход тактов никогда не запрещается.

26. MSNA_P3[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNA_P3[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNA_P3[15:8] Multisynth NA Parameter 3. Часть 20-битного числа, кодирующего представление знаменателя дробной части делителя частоты обратной связи PLLA (Feedback Multisynth Divider).

27. MSNA_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNA_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNA_P3[7:0] Multisynth NA Parameter 3. Часть 20-битного числа, кодирующего представление знаменателя дробной части делителя частоты обратной связи PLLA (Feedback Multisynth Divider).

28. MSNA_P1[17:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит Не используется Зарезервировано MSNA_P1[17:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 - Не используется.
3:2 - Зарезервировано. Оставьте в значении 0 по умолчанию.
1:0 MSNA_P1[17:16] Multisynth NA Parameter 1. Часть 18-битного числа, представляющего целую часть делителя частоты обратной связи PLLA (Feedback Multisynth divider).

29. MSNA_P1[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNA_P1[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNA_P1[15:8] Multisynth NA Parameter 1. Часть 18-битного числа, представляющего целую часть делителя частоты обратной связи PLLA (Feedback Multisynth divider).

30. MSNA_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNA_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNA_P1[7:0] Multisynth NA Parameter 1. Часть 18-битного числа, представляющего целую часть делителя частоты обратной связи PLLA (Feedback Multisynth divider).

31. MSNA_P3[19:16], MSNA_P2[19:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNA_P3[19:16] MSNA_P2[19:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 MSNA_P3[19:16] Multisynth NA Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя частоты обратной связи PLLA (Feedback Multisynth divider).
3:0 MSNA_P2[19:16] Multisynth NA Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя частоты обратной связи PLLA (Feedback Multisynth divider).

32. MSNA_P2[15:18]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNA_P2[15:18]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 - Multisynth NA Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя частоты обратной связи PLLA (Feedback Multisynth divider).

33. MSNA_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNA_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNA_P2[7:0] Multisynth NA Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя частоты обратной связи PLLA (Feedback Multisynth divider).

34. MSNB_P3[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNB_P3[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNB_P3[15:8] Multisynth NB Parameter 3. Часть 20-битного числа, кодирующего представление знаменателя дробной части делителя частоты обратной связи PLLB (Feedback Multisynth Divider).

35. MSNA_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNB_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNB_P3[7:0] Multisynth NB Parameter 3. Часть 20-битного числа, кодирующего представление знаменателя дробной части делителя частоты обратной связи PLLB (Feedback Multisynth Divider).

36. MSNB_P1[17:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит Не используется Зарезервировано MSNB_P1[17:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 - Не используется.
3:2 - Зарезервировано. Оставьте в значении 0 по умолчанию.
1:0 MSNB_P1[17:16] Multisynth NB Parameter 1. Часть 18-битного числа, представляющего целую часть делителя частоты обратной связи PLLB (Feedback Multisynth divider).

37. MSNB_P1[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNB_P1[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNB_P1[15:8] Multisynth NB Parameter 1. Часть 18-битного числа, представляющего целую часть делителя частоты обратной связи PLLB (Feedback Multisynth divider).

38. MSNB_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNB_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNB_P1[7:0] Multisynth NB Parameter 1. Часть 18-битного числа, представляющего целую часть делителя частоты обратной связи PLLB (Feedback Multisynth divider).

39. MSNB_P3[19:16], MSNB_P2[19:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNB_P3[19:16] MSNB_P2[19:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 MSNB_P3[19:16] Multisynth NB Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя частоты обратной связи PLLB (Feedback Multisynth divider).
3:0 MSNB_P2[19:16] Multisynth NB Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя частоты обратной связи PLLB (Feedback Multisynth divider).

40. MSNB_P2[15:18]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNB_P2[15:18]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 - Multisynth NB Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя частоты обратной связи PLLB (Feedback Multisynth divider).

41. MSNB_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MSNB_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MSNB_P2[7:0] Multisynth NB Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя частоты обратной связи PLLB (Feedback Multisynth divider).

42. MS0_P3[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS0_P3[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS0_P3[15:8] Multisynth0 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth0.

43. MS0_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS0_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS0_P3[7:0] Multisynth0 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth0.

44. R0_DIV[2:0], MS0_DIVBY4[1:0], MS0_P1[17:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   R0_DIV[2:0] MS0_DIVBY4[1:0] MS0_P1[17:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Не используется.
6:4 R0_DIV[2:0] R0 Output Divider. Коэффициент деления на выходе CLK0.
000: нет деления (деление на 1).
001: деление на 2.
010: деление на 4.
011: деление на 8.
100: деление на 16.
101: деление на 32.
110: деление на 64.
111: деление на 128.
3:2 MS0_DIVBY4[1:0] MS0 Divide by 4 Enable.
11: разрешено деление на 4.
00: деление на значение, не равное 4.
1:0 MS0_P1[17:16] Multisynth0 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth0.

45. MS0_P1[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS0_P1[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS0_P1[15:8] Multisynth0 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth0.

46. MS0_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS0_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS0_P1[7:0] Multisynth0 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth0.

47. MS0_P3[19:16], MS0_P2[19:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS0_P3[19:16] MS0_P2[19:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 MS0_P3[19:16] Multisynth0 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth0.
3:0 MS0_P2[19:16] Multisynth0 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth0.

48. MS0_P2[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS0_P2[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS0_P2[15:8] Multisynth0 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth0.

49. MS0_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS0_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS0_P2[7:0] Multisynth0 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth0.

50. MS1_P3[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS1_P3[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS1_P3[15:8] Multisynth1 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth1.

51. MS1_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS1_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS1_P3[7:0] Multisynth1 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth1.

52. R1_DIV[2:0], MS1_DIVBY4[1:0], MS1_P1[17:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   R1_DIV[2:0] MS1_DIVBY4[1:0] MS1_P1[17:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Не используется.
6:4 R1_DIV[2:0] R1 Output Divider. Коэффициент деления на выходе CLK1.
000: нет деления (деление на 1).
001: деление на 2.
010: деление на 4.
011: деление на 8.
100: деление на 16.
101: деление на 32.
110: деление на 64.
111: деление на 128.
3:2 MS1_DIVBY4[1:0] MS1 Divide by 4 Enable.
11: разрешено деление на 4.
00: деление на значение, не равное 4.
1:0 MS1_P1[17:16] Multisynth1 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth1.

53. MS1_P1[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS1_P1[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS1_P1[15:8] Multisynth1 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth1.

54. MS0_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS1_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS1_P1[7:0] Multisynth1 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth1.

55. MS1_P3[19:16], MS1_P2[19:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS1_P3[19:16] MS1_P2[19:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 MS1_P3[19:16] Multisynth1 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth1.
3:0 MS1_P2[19:16] Multisynth1 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth1.

56. MS1_P2[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS1_P2[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS1_P2[15:8] Multisynth1 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth1.

57. MS1_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS1_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS1_P2[7:0] Multisynth1 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth1.

58. MS2_P3[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS2_P3[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS2_P3[15:8] Multisynth2 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth2.

59. MS2_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS2_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS2_P3[7:0] Multisynth2 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth2.

60. R2_DIV[2:0], MS2_DIVBY4[1:0], MS2_P1[17:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   R2_DIV[2:0] MS2_DIVBY4[1:0] MS2_P1[17:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Не используется.
6:4 R2_DIV[2:0] R2 Output Divider. Коэффициент деления на выходе CLK2.
000: нет деления (деление на 1).
001: деление на 2.
010: деление на 4.
011: деление на 8.
100: деление на 16.
101: деление на 32.
110: деление на 64.
111: деление на 128.
3:2 MS2_DIVBY4[1:0] MS2 Divide by 4 Enable.
11: разрешено деление на 4.
00: деление на значение, не равное 4.
1:0 MS2_P1[17:16] Multisynth2 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth0.

61. MS2_P1[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS2_P1[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS2_P1[15:8] Multisynth2 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth2.

62. MS2_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS2_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS2_P1[7:0] Multisynth2 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth2.

63. MS2_P3[19:16], MS2_P2[19:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS2_P3[19:16] MS2_P2[19:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 MS2_P3[19:16] Multisynth2 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth2.
3:0 MS2_P2[19:16] Multisynth2 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth2.

64. MS2_P2[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS2_P2[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS2_P2[15:8] Multisynth2 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth2.

65. MS2_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS2_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS2_P2[7:0] Multisynth2 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth2.

66. MS3_P3[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS3_P3[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS3_P3[15:8] Multisynth3 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth3.

67. MS3_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS3_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS3_P3[7:0] Multisynth3 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth3.

68. R3_DIV[2:0], MS3_DIVBY4[1:0], MS3_P1[17:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   R3_DIV[2:0] MS3_DIVBY4[1:0] MS3_P1[17:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Не используется.
6:4 R3_DIV[2:0] R3 Output Divider. Коэффициент деления на выходе CLK3.
000: нет деления (деление на 1).
001: деление на 2.
010: деление на 4.
011: деление на 8.
100: деление на 16.
101: деление на 32.
110: деление на 64.
111: деление на 128.
3:2 MS3_DIVBY4[1:0] MS3 Divide by 4 Enable.
11: разрешено деление на 4.
00: деление на значение, не равное 4.
1:0 MS3_P1[17:16] Multisynth3 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth3.

69. MS3_P1[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS3_P1[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS3_P1[15:8] Multisynth3 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth3.

70. MS3_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS3_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS3_P1[7:0] Multisynth3 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth3.

71. MS3_P3[19:16], MS3_P2[19:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS3_P3[19:16] MS3_P2[19:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 MS3_P3[19:16] Multisynth3 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth3.
3:0 MS3_P2[19:16] Multisynth3 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth3.

72. MS3_P2[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS3_P2[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS3_P2[15:8] Multisynth3 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth3.

73. MS3_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS3_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS3_P2[7:0] Multisynth3 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth3.

74. MS4_P3[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS4_P3[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS4_P3[15:8] Multisynth4 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth4.

75. MS4_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS4_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS4_P3[7:0] Multisynth4 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя частоты Multisynth4.

76. R4_DIV[2:0], MS4_DIVBY4[1:0], MS4_P1[17:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   R4_DIV[2:0] MS4_DIVBY4[1:0] MS4_P1[17:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Не используется.
6:4 R4_DIV[2:0] R4 Output Divider. Коэффициент деления на выходе CLK4.
000: нет деления (деление на 1).
001: деление на 2.
010: деление на 4.
011: деление на 8.
100: деление на 16.
101: деление на 32.
110: деление на 64.
111: деление на 128.
3:2 MS$_DIVBY4[1:0] MS4 Divide by 4 Enable.
11: разрешено деление на 4.
00: деление на значение, не равное 4.
1:0 MS4_P1[17:16] Multisynth4 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth4.

77. MS4_P1[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS4_P1[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS4_P1[15:8] Multisynth4 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth4.

78. MS4_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS4_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS4_P1[7:0] Multisynth4 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth4.

79. MS4_P3[19:16], MS4_P2[19:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS4_P3[19:16] MS4_P2[19:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 MS4_P3[19:16] Multisynth4 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth4.
3:0 MS4_P2[19:16] Multisynth4 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth4.

80. MS4_P2[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS4_P2[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS4_P2[15:8] Multisynth4 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth4.

81. MS4_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS4_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS4_P2[7:0] Multisynth4 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth4.

82. MS5_P3[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS5_P3[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS5_P3[15:8] Multisynth5 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth5.

83. MS5_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS5_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS5_P3[7:0] Multisynth5 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя частоты Multisynth5.

84. R5_DIV[2:0], MS5_DIVBY4[1:0], MS5_P1[17:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   R5_DIV[2:0] MS5_DIVBY4[1:0] MS5_P1[17:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Не используется.
6:4 R5_DIV[2:0] R5 Output Divider. Коэффициент деления на выходе CLK5.
000: нет деления (деление на 1).
001: деление на 2.
010: деление на 4.
011: деление на 8.
100: деление на 16.
101: деление на 32.
110: деление на 64.
111: деление на 128.
3:2 MS5_DIVBY4[1:0] MS5 Divide by 4 Enable.
11: разрешено деление на 4.
00: деление на значение, не равное 4.
1:0 MS5_P1[17:16] Multisynth5 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth5.

85. MS5_P1[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS5_P1[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS5_P1[15:8] Multisynth5 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth5.

86. MS5_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS5_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS5_P1[7:0] Multisynth5 Parameter 1. Часть 18-битного числа, представляющего целую часть делителя Multisynth5.

87. MS5_P3[19:16], MS5_P2[19:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS5_P3[19:16] MS5_P2[19:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 MS5_P3[19:16] Multisynth5 Parameter 3. Часть 20-битного числа, представляющего знаменатель дробной части делителя Multisynth5.
3:0 MS5_P2[19:16] Multisynth5 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth5.

88. MS5_P2[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS5_P2[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS5_P2[15:8] Multisynth5 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth5.

89. MS5_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS5_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS5_P2[7:0] Multisynth5 Parameter 2. Часть 20-битного числа, представляющего числитель дробной части делителя Multisynth5.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS6_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS6_P1[7:0] Multisynth6 Parameter 1. 8-битное число, представляющее коэффициент деления Multisynth6. Это число может быть только целыми четными значениями в диапазоне от 6 до 254 включительно. Все другие значения недопустимы.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит MS7_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 MS7_P1[7:0] Multisynth7 Parameter 1. 8-битное число, представляющее коэффициент деления Multisynth7. Это число может быть только целыми четными значениями в диапазоне от 6 до 254 включительно. Все другие значения недопустимы.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   R7_DIV[2:0]   -   R6_DIV[2:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Зарезервировано. Оставьте значения по умолчанию.
6:4 R7_DIV[2:0] R7 Output Divider. Коэффициент деления частоты на выходе CLK7.
000: нет деления (коэффициент деления 1).
001: деление на 2.
010: деление на 4.
011: деление на 8.
100: деление на 16.
101: деление на 32.
110: деление на 64.
111: деление на 128.
3 - Зарезервировано. Оставьте значения по умолчанию.
2:0 R6_DIV[2:0] R6 Output Divider. Коэффициент деления частоты на выходе CLK6.
000: нет деления (коэффициент деления 1).
001: деление на 2.
010: деление на 4.
011: деление на 8.
100: деление на 16.
101: деление на 32.
110: деление на 64.
111: деление на 128.

149. SSC_EN, SSDN_P2[14:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSC_EN SSDN_P2[14:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 SSC_EN Spread Spectrum Enable. Разрешение расширения спектра.
0: разрешено.
1: запрещено.
Замечание: в устройствах Si5351A и Si5351B имеется специальный вывод SSEN для управления разрешением расширения спектра. Функционал расширения спектра включается по функции ИЛИ от лог. уровня на выводе SSC_EN и значения бита SSC_EN. Поэтому чтобы вывод SSEN работал правильно, в бит SSC_EN нужно записать 0.
6:0 SSDN_P2[14:8] PLL A Spread Spectrum Down Parameter 2.

150. SSDN_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSDN_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 SSDN_P2[7:0] PLL A Spread Spectrum Down Parameter 2.

151. SSC_MODE, SSDN_P3[14:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSC_MODE SSDN_P3[14:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 SSC_MODE Spread Spectrum Mode. Режим расширения спектра.
0: спектр расширяется в сторону низких частот.
1: спектр расширяется симметрично относительно средней частоты.
6:0 SSDN_P3[14:8] PLL A Spread Spectrum Down Parameter 3.

152. SSDN_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSDN_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 SSDN_P3[7:0] PLL A Spread Spectrum Down Parameter 3.

153. SSDN_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSDN_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 SSDN_P1[7:0] PLL A Spread Spectrum Down Parameter 1.

154. SSUDP[11:8], SSDN_P1[11:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSUDP[11:8] SSDN_P1[11:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 SSUDP[11:8] PLL A Spread Spectrum Up/Down Parameter.
3:0 SSDN_P1[11:8] PLL A Spread Spectrum Down Parameter 1.

155. SSUDP[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSUDP[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 SSUDP[7:0] PLL A Spread Spectrum Up/Down Parameter.

156. SSUP_P2[14:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   SSUP_P2[14:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Не используется.
6:0 SSUP_P2[14:8] PLL A Spread Spectrum Up Parameter 2.

157. SSUP_P2[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSUP_P2[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 SSUP_P2[7:0] PLL A Spread Spectrum Up Parameter 2.

158. SSUP_P3[14:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   SSUP_P3[14:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 - Не используется.
6:0 SSUP_P3[14:8] PLL A Spread Spectrum Down Parameter 2.

159. SSUP_P3[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSUP_P3[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 SSUP_P3[7:0] PLL A Spread Spectrum Up Parameter 3.

160. SSUP_P1[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SSUP_P1[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 SSUP_P1[7:0] PLL A Spread Spectrum Up Parameter 1.

161. SS_NCLK[3:0], SSUP_P1[11:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит SS_NCLK[3:0] SSUP_P1[11:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:4 SS_NCLK[3:0] В эти биты нужно записать 0000.
3:0 SSUP_P1[11:8] PLL A Spread Spectrum Up Parameter 1.

162. VCXO_Param[7:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит VCXO_Param[7:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 VCXO_Param[7:0] Параметры VCXO.

163. VCXO_Param[15:8]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит VCXO_Param[15:8]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 VCXO_Param[15:8] Параметр VCXO.

164. VCXO_Param[21:16]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит VCXO_Param[21:16]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7:0 VCXO_Param[21:16] Параметр VCXO.

165. CLK0_PHOFF[6:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   CLK0_PHOFF[6:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 - Зарезервировано. Записывайте только 0 в этот бит.
6:0 CLK0_PHOFF[6:0] Clock 0 Initial Phase Offset. Целое число без знака, где вес бита эквивалентно задержке по времени TVCO/4. TVCO это период частоты VCO/PLL, связанной с этим выходом.

166. CLK1_PHOFF[6:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   CLK1_PHOFF[6:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 - Зарезервировано. Записывайте только 0 в этот бит.
6:0 CLK1_PHOFF[6:0] Clock 1 Initial Phase Offset. Целое число без знака, где вес бита эквивалентно задержке по времени TVCO/4. TVCO это период частоты VCO/PLL, связанной с этим выходом.

167. CLK2_PHOFF[6:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   CLK2_PHOFF[6:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 - Зарезервировано. Записывайте только 0 в этот бит.
6:0 CLK2_PHOFF[6:0] Clock 2 Initial Phase Offset. Целое число без знака, где вес бита эквивалентно задержке по времени TVCO/4. TVCO это период частоты VCO/PLL, связанной с этим выходом.

168. CLK3_PHOFF[6:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   CLK3_PHOFF[6:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 - Зарезервировано. Записывайте только 0 в этот бит.
6:0 CLK3_PHOFF[6:0] Clock 3 Initial Phase Offset. Целое число без знака, где вес бита эквивалентно задержке по времени TVCO/4. TVCO это период частоты VCO/PLL, связанной с этим выходом.

169. CLK4_PHOFF[6:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   CLK4_PHOFF[6:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 - Зарезервировано. Записывайте только 0 в этот бит.
6:0 CLK4_PHOFF[6:0] Clock 4 Initial Phase Offset. Целое число без знака, где вес бита эквивалентно задержке по времени TVCO/4. TVCO это период частоты VCO/PLL, связанной с этим выходом.

170. CLK5_PHOFF[6:0]

№ разрядов 7 6 5 4 3 2 1 0
Имена бит   -   CLK5_PHOFF[6:0]
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 - Зарезервировано. Записывайте только 0 в этот бит.
6:0 CLK5_PHOFF[6:0] Clock 5 Initial Phase Offset. Целое число без знака, где вес бита эквивалентно задержке по времени TVCO/4. TVCO это период частоты VCO/PLL, связанной с этим выходом.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит PLLB_RST   -   PLLA_RST   -  
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 0 0 0 0 0 0 0 0

Бит Имя Описание
7 PLLB_RST PLLB_Reset. Запись в этот бит 1 сбросит PLLB. Бит очистится самостоятельно.
6 - Зарезервировано. Оставьте здесь значение по умолчанию.
5 PLLA_RST PLLA_Reset. Запись в этот бит 1 сбросит PLLA. Бит очистится самостоятельно.
4:0 - Зарезервировано. Оставьте в этих битах значение по умолчанию.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит XTAL_CL[1:0]   -  
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение 1 1 x x x x x x

Бит Имя Описание
7:6 XTAL_CL[1:0] Crystal Load Capacitance Selection. Эти 2 бита определяют выбранное значение внутренней емкости нагрузки подключаемого снаружи кварца.
00: зарезервированное значение, не выбирайте этот вариант.
01: 6 пФ.
10: 8 пФ.
11: 10 пФ (значение по умолчанию).
5:0 - Зарезервировано. В эти биты нужно записать значение 010010.

№ разрядов 7 6 5 4 3 2 1 0
Имена бит CLKIN_FANOUT_EN XO_FANOUT_EN   -   MS_FANOUT_EN   -  
Чтение/запись R/W R/W R/W R/W R/W R/W R/W R/W
Нач. значение x x x x x x x x

Бит Имя Описание
7 CLKIN_FANOUT_EN Разрешение разводки CLKIN на выход тактов мультиплексоров. Установите этот бит в 1.
6 XO_FANOUT_EN Разрешение разводки XO на выход тактов мультиплексоров. Установите этот бит в 1.
5 - Зарезервировано.
4 MS_FANOUT_EN Разрешение разводки Multisynth0 и Multisynth4 на все выходы мультиплексоров. Установите этот бит в 1.
3:0 - Зарезервировано.

[Ссылки]

1. AN619 Manually Generating an Si5351 Register Map site:silabs.com.
2. Si5351: программируемый генератор на любую частоту.
3. 180521Si5351.zip - дистрибутив ClockBuilder, библиотеки, документация.
 

Комментарии  

 
+1 #1 Serg 28.03.2020 10:50
Формулы выходных делителей Multisynth для Fout ≤ 150 МГц. Это число может быть в диапазоне между 6 и 1800. Правильно 8 + 1/1,048,575 и 900 по апноуту.
Цитировать
 

Добавить комментарий


Защитный код
Обновить
Top of Page