Здесь размещено краткое описание сокращений и терминов, касающихся микросхем программируемой логики Xilinx.

5-Volt Tolerant характеристика входа или ножки I/O, означающая, что устройство с питанием 3.3V позволяет получать сигналы с уровнями до 5V без чрезмерного входного тока и нарушения работы (повреждения) устройства. Очень полезная возможность.

ABEL Advanced Boolean Expression Language, еще один HDL-язык программирования логики.

ADC Analog-to-Digital Converter, преобразователь сигнала из аналоговой формы в цифровую, АЦП.

AIM Xilinx Advanced Interconnect Matrix, матрица внутренних логических соединений в семействе микросхем CoolRunner-II CPLD, обеспечивающая гибкое настраиваемое взаимодействие между функциональными блоками PLA.

Antifuse маленький элемент схемы, который можно необратимо изменить из состояния "не соединено" в состояние "соединено" с сопротивлением соединения ~100 ом. FPGA, основанные на antifuse, являются энергонезависимыми устройствами, не требующими внешней памяти для загрузки, но они могут быть запрограммированы только один раз (см. OTP).

AQL Acceptable Quality Level, допустимый уровень качества. Относительное количество устройств, выраженное в единицах на миллион (parts-per-million, ppm), которые могут не удовлетворять спецификации или быть дефектными. Типичные значения для AQL около 10 ppm.

ARM AMBA Advanced Microcontroller Bus Architecture, открытый стандарт, спецификация соединений на кристалле блоков дизайна SoC. Стандарт упрощает разработку многопроцессорных систем с большим количеством контроллеров и периферийных устройств.

ASIC Application-Specific Integrated Circuit, интегральная микросхема, предназначенная для определенного приложения. Как следует из имени, это устройство создано для выполнения определенной цели. Когда обычный человек слышит термин ASIC, то для него это значит "какое-то продвинутое цифровое устройство". В реальности любой чип, созданный пользователем, это ASIC, в независимости какой он - аналоговый, цифровой, или же содержит в себе смесь и того и другого. ASIC асинхронными, не требующими для работы специального тактового сигнала, или синхронными, которым нужен синхросигнал. Асинхронные схемы обычно работают быстрее синхронных, однако синхронные проще синтезировать, и синхронные менее чувствительны к изменениям дизайна или выбору целевой микросхемы. См. также SoC.

ASSP Application-specific standard parts, стандартные микросхемы, предназначенные для выполнения каких-то заранее определенных функций. ASSP разрабатываются и реализовываются точно так же, как и ASIC. Так что не стоит удивляться, что это в сущности почти одно и то же. Отличие ASIC от ASSP только в том, что ASSP больше представлено как устройство общего назначения, предназначенное для использования во множестве разных разработок. Например, отдельный чип для организации интерфейса USB (такие чипы делает FTDI) классифицируется как ASSP. См. также SoC.

ATE automated test equipment, системы автоматизированного тестирования (обычно через интерфейс JTAG).

ATM Asynchronous Transfer Mode, очень скоростной (от мегагерц до гигагерц) ориентированный на соединение протокол для передачи данных в реальном времени голоса и видео пакетами фиксированной длины (48 байт полезная нагрузка, 5-байтный заголовок).

AXI Advanced eXtensible Interface, библиотека для поддержки протоколов интерфейсов, часть стандарта ARM AMBA, спецификации семейства шин микроконтроллеров, появившейся в 1996 году. Первая версия AXI была включена в AMBA 3.0, вышедшей в 2003 году. AMBA 4.0, вышедшая в 2010 году, включает вторую версию AXI, AXI4. Подробнее см. UG761 AXI Reference Guide site:xilinx.com

Back Annotation автоматическое назначение значений времени во введенный дизайн после того, как он был размещен и маршрутизирован в FPGA.

Bare-metal довольно сложная, интеллектуальная программа, которая запускается на определенной аппаратуре без применения какой-либо операционной системы.

Behavioral Language нисходящее описание еще более высокого уровня, чем VHDL.

BGA Ball Grid Array, тип корпуса микросхем. Его контакты расположены на нижней стороне корпуса в виде шариковых выводов из сплава олова.

Block RAM, BRAM блок ОЗУ размером от 2k до 4k бит внутри FPGA. Для таких блоков желательно наличие двойного порта доступа (двухпортовая память) и синхронный принцип работы.

BLVDS Backplane Low Voltage Differential Signaling, низковольтная дифференциальная шина для передачи сигналов между отдельными модулями.

BSP Board Support Package, набор библиотек и/или проектов, позволяющий использовать функциональные возможности какой-либо аппаратной системы, обычно это оценочная плата разработчика.

BUFG Global Clock Buffer, буфер для глобального тактового сигнала.

CAE Computer Aided Engineering. Сторонние наборы инструментария разработки для микросхем Xilinx.

CDRST синхронный сброс делителя тактов CPLD.

CE Clock Enable, сигнал разрешения тактирования.

Charge Pump повышающий преобразователь напряжения DC-DC, основанный на разряде и заряде конденсаторов.

CLB Configurable Logic Block, конфигурируемый логический блок. Термин Xilinx для блока логики, окруженного ресурсами маршрутизации. CLB содержит 2 или LUT (генератор функций) плюс 2 или 4 триггера.

CLK сигнал тактирования, clock.

CMOS Complementary Metal Oxide Semiconductor, популярная технология для создания логических схем, доминирующая для логики и памяти. Заменила старую биполярную технологию TTL в большинстве приложений (за исключением самых быстрых). CMOS предоставляет меньшее энергопотребление и меньшие размеры чипов в сравнении с биполярной технологией, и сейчас удовлетворяет по скорости и даже побивает технологию TTL.

Configuration конфигурация. Файл, сохраняемый внутри микросхемы логики (для CPLD) или загружаемый снаружи (для FPGA), который управляет её поведением, т. е. задает логику её работы.

Constraints дополнительные требования к дизайну - обычно это максимально допустимая задержка или требуемая рабочая частота, разводка определенных сигналов на нужные ножки корпуса и т. п.

CoolCLOCK комбинация функций делителя частоты и удвоителя тактов в микросхемах CoolRunner-II CPLD. Эта технология введена с целью уменьшить энергопотребление, связанное с высокоскоростными цепями тактирования внутри микросхемы. Подробнее см. [3].

CPLD Complex Programmable Logic Device, сложное программируемое логическое устройство в терминологии Xilinx, синоним EPLD. На самом деле этот термин представляет не самые сложные логические устройства (наиболее сложные реализуются на основе FPGA). Устройства CPLD обладают встроенной в кристалл энергонезависимой памятью, благодаря чему они не нуждаются при включении питания загрузке конфигурации из внешней памяти (в отличие от устройств FPGA). У микросхем CPLD меньше задержки ножка-ножка, и они могут иметь много входов, однако у CPLD относительно выше энергопотребление и меньше триггеров в сравнении с микросхемами FPGA.

CUPL Compiler Universal for Programmable Logic, инструмент разработки CPLD от компании Logical Devices.

DataGATE функция в микросхемах CoolRunner-II для блокирования свободно переключающихся входных сигналов. Она эффективно блокирует переключение сигналов, так что они не перезаряжают внутренние емкости чипа, что дополнительно снижает потребление энергии. Эта функция может быть выбрана для всех входов, подробнее см. [3].

DCI Digitally Controlled Impedance, цифровое управление сопротивлением. Технология, представленная в Virtex-II, позволяет динамически управлять нагрузочной способностью в зависимости от изменения нагрузки, температуры и напряжения. DCI использует 2 внешних высокоточных резистора, чтобы реализовать эквивалентный входной и выходной импеданс для сотен ножек I/O.

DCM Digital Clock Manager, специальная продвинутая функция формирования тактов, реализованная у семейства Spartan-3. Предоставляет нулевую задержку для буферизации тактов, точное управление фазой и точную генерацию частоты для микросхем FPGA Xilinx Virtex-II.

Density количество логики в устройстве, часто используемое для обозначения её логики. Обычно измеряется в вентилях (gates), но для микросхем FPGA лучше выражается в логических ячейках (logic cells), каждая из которых состоит из 4-входовой LUT и триггера.

DET Dual-Edge Triggering, тактирование по обоим перепадам тактовой частоты. См. также SET.

DES Data Encryption Standard, стандарт шифрования данных.

DLL Delay Locked Loop, цифровая схема, используемая для управления генерацией тактов внутри и вне чипа.

DRAM Dynamic Random Access Memory, динамическое ОЗУ с произвольным доступом. Недорогая память для чтения и записи, где биты данных хранятся на конденсаторах, заряд которых должен периодически обновляться. Микросхемы DRAM обычно адресуются последовательностью из двух адресов - адрес строки и адрес столбца, что делает эту память медленнее, и более сложной для использования (требуется поддержка специального контроллера DRAM) по сравнению с использованием микросхем SRAM.

DRC Design Rule Checker, система проверки дизайна на соответствие заданным правилам.

DSP Digital Signal Processor, процессор для цифровой обработки сигналов, цифровая обработка сигналов. Манипуляция данными, обозначающими аналоговые сигналы, которые были оцифрованы в выборки (sampled) и преобразованы в цифровое представление. Примеры таких манипуляций - фильтрация, Examples are filtering, свертка и быстрое преобразование Фурье, БПФ (Fast Fourier Transform, FFT).

EAB Embedded Array Block. Термин компании Altera, обозначающий block RAM в FLEX10K.

ECS Engineering Capture Schematic, редактор принципиальной схемы логики в среде разработки Xilinx (ISE WebPack).

EDIF Electronic Digital Interchange Format, индустриальный стандарт для указания дизайна логики в текстовом формате (ASCII).

Embedded RAM память для чтения и записи, которая находится внутри устройства логики (обычно это относится к FPGA). Позволяет устранить лишние задержки и дополнительные соединения, которые были бы при использовании внешней RAM.

EMI Electromagnetic Interference, электромагнитные помехи, шумы.

EPLD Erasable Programmable Logic Devices, синоним CPLD. Устройства программируемой логики на основе PAL, где логика определяется как сумма результатов (sum-of-products), генерируемых макроячейками. Также см. CPLD.

EPROM Erasable Programmable Read Only Memory, память, предназначенная только для чтения, с возможностью стирания.

ESD Electro-Static Discharge, высоковольтный разряд, который может повредить оксидный изолятор затвора входного транзистора. Диоды для защиты от ESD замыкают ток от разряда на шины питания.

FB Functional Block, набор логических функций, из которых составляется различная синтезируемая логика.

FIFO First-In-First-Out, специальная организация буферной памяти по принципу "первым вошел - первым вышел". Вход и выход для FIFO могут работать асинхронно друг относительно друга. Для FIFO не требуется внешнего адреса, хотя все современные FIFO внутренне реализованы на основан RAM, которая управляется кольцевыми счетчиками адреса для чтения и записи.

FIT Failure In Time, количество отказов за единицу времени. Описывает количество отказов устройства, ожидаемых статистически для определенного количества часов работы. Выражается в отказах на биллион (миллиард) часов. Для этого параметра должна быть указана температура. MTBF можно вычислить из FIT.

Fit, fitter специальное ПО, которое подгоняет синтезированную логику под ресурсы выбранного чипа CPLD или FPGA.

Flash энергонезависимая (non-volatile) технология программирования, которая используется как альтернатива для технологии Electrically-Erasable Programmable Read-Only Memory (EEPROM). Содержимое памяти FLASH может быть стерто электрическим сигналом, что позволяет программировать устройства прямо в системе, устраняя необходимость ультрафиолета и кварцевых окошек в корпусе микросхем.

FLBGA Flip Chip Ball Grid Array, тип корпуса микросхем.

Flip-Flop триггер, однобитное хранилище данных. Данные берутся со входа Data по активному перепаду (нарастание или спад) тактового сигнала, и затем они присутствуют в виде нового состояния на выходе Q, удерживая свое состояние до тех пор, пока не поступит новый тактовый перепад и новые данные на входе Data.

Floorplanning метод ручного назначения определенных частей дизайна в указанных местах (ресурсах) микросхемы логики. Позволяет ускорить компиляцию, улучшить утилизацию ресурсов и повысить производительность дизайна.

Footprint посадочное место на печатной плате, которое получает микросхема логики, и соответствующим образом подключает её выводы. Микросхемы, совместимые по footprint, могут заменять друг друга без модификации разводки печатной платы.

FPGA Field Programmable Gate Array, программируемый массив логических вентилей. Функционально FPGA сложнее CLPD, и обладает энергозависимой памятью для хранения конфигурации. Поэтому FPGA, в отличие от CPLD, нуждаются при включении питания в источнике данных для загрузки конфигурации. Обычно это внешняя микросхема последовательной памяти FLASH (иногда это может быть и микроконтроллер [2]).

FSL Fast Simplex Link, однонаправленная шина связи типа точка-точка, используемая для быстрого обмена данными между двумя элементами дизайна FPGA.

FSM Finite State Machine, автомат конечных состояний, принцип описания алгоритмов.

Function Generator так называемая табличная реализация логики (look-up-table), с N-входами и одним выходом. Может реализовать любую логическую функцию для этих N-входов. N может быть в диапазоне между 2 и 6, наиболее популярны 4-входовые генераторы функций.

GAL Generic Array Logic. Термин компании Lattice для вариации вентиля PAL. Самый маленький логический элемент с несколькими входами и одним выходом. Выход вентиля AND находится в состоянии лог. 1, когда на всех его входах лог. 1. Выход вентиля OR находится в лог. 1, когда на любом из его входе лог. 1. 2-входовый вентиль NAND используется как единица измерения сложности массива вентилей.

Gate Array ASIC, где транзисторы заранее определены, и настраивается только маска внутренних соединений, чтобы было реализовано индивидуальное приложение.

GCK, GCK2 Global Clock, общая тактовая частота для кристалла CPLD.

GND ground, земля, общий провод для питания и сигналов.

GTL Gunning Transceiver Logic. Высокоскоростной, мало потребляющий энергию стандарт внутренней реализации кристалла.

GTLP Gunning Transceiver Logic Plus.

HDL Hardware Description Language, язык описания логики железа. Наиболее популярны HDL-языки VHDL и Verilog.

HEX Hexadecimal, форма представления данных в шестнадцатеричном виде.

Hierarchical Design иерархический дизайн. Описание дизайна на нескольких слоях, где есть переход от самого верхнего слоя (обзор) до самого нижнего (подробная реализация схемы). Альтернатива: плоский дизайн, где все описывается с одинаковым уровнем детализации. Инкрементальный дизайн означает малые изменения в дизайне с сохранением основного размещения (layout) и маршрутизации (routing).

HSTL High Speed Transceiver Logic.

I/O Inputs/Outputs, входы/выходы.

IBIS I/O Buffer Information Specification.

IEEE Institute of Electrical and Electronics Engineers, специальная группа разработки индустриальных стандартов.

Input Hysteresis входной гистерезис позволяет разработчикам минимизировать количество внешних компонентов либо для использования входа для создания простого источника тактов, либо для снижения необходимости применения дополнительных входных буферов для повышения качества сигнала (чтобы сделать перепады уровней более четкими и снизить шум). Эта функция имеется в CoolRunner-II CPLD (также она может называться триггером Шмитта на входе).

Interconnect металлические проводники и программируемые ключи, которые осуществляют трассировку сигналов между логическими блоками и между логическими блоками и I/O.

IOB Input Output Block, блок ввода/вывода, специальный узел логических схем, позволяющий настраивать режим работы внешних выводов кристалла.

ILA Integrated Logic Analyzer, встроенный логический анализатор.

IP, IP core сокращение IP означает Intellectual Property. Под этим подразумеваются цифровые блоки, защищенные копирайтом какого-то производителя (часто стороннего по отношению к Xilinx). Это может быть реализованный на логике кристалла FPGA какой-либо сложный интерфейсный блок (например контроллер USB, контроллер CAN и т. п.), или какое-то процессорное ядро (даже стандартное, например MCS-51, 8086, PowerPC или ARM).

IR-drop падение напряжения на цепи. Из Википедии: "Цепи передачи питания подключают напряжение питания и землю с ножек корпуса кристалла ко всем внутренним устройствам. С уменьшением размеров устройства, ускорением переключений и увеличением потребляемой мощности в субмикронных технологиях приводят к большим пульсирующим токам переключения в цепях питания и земли, что снижает производительность и надежность. Надежная цепь распределения питания - критический момент для устойчивой работы схем на чипе, поэтому верификация целостности питания очень важно для высокопроизводительных разработок. Из-за сопротивления внутренних соединений, составляющих цепь, эти падения напряжений распространяются по цепям как сигналы, и это называют IR-drop. Хотя сопротивление выводов корпуса маленькое, но вместе с большими токами земли и индуктивностью выводов это приводит к значительным падениям напряжения, искажающим входные и выходные сигналы. Это падение напряжения называют di/dt-drop. Таким образом напряжение, которое получит устройство, будет равно напряжению питания минус IR-drop и di/dt-drop.".

IRL Internet Reconfigurable Logic, технология, позволяющая дистанционно (через сетевое соединение Интернет) обновлять прошивку FPGA.

ISE Integrated Software Environment, общее название программного обеспечения Xilinx для разработки конфигурационных данных микросхем логики.

ISO9000 интернациональный стандарт качества. Компания Xilinx сертифицирована по стандартам ISO9001 и ISO9002.

ISP In-System Programing, функция программирования микросхемы логики, когда она уже установлена в готовом изделии. Обычно в качестве интерфейса программирования используется JTAG.

JEDEC Joint Electron Device Engineering Council.

JTAG Joint Test Advisory Group. Обычно эта аббревиатура обозначает аппаратный интерфейс для программирования и тестирования логических схем. Older name for IEEE 1149.1 Boundary Scan, a method to test PC boards and ICs.

KEEPER, KPR формальное описание (атрибут) настройки вывода или внутреннего сигнала, который хранит свое первоначальное состояние.

keeper latch защелка (триггер), предназначенная для хранения информации о состоянии сигнала (вывода).

LC Logic Cell, логическая ячейка.

LEC Logic Equivalence Checker, система проверки логики на эквивалентность.

LHS Left-Hand Side некая сущность (обычно это переменная, регистр), появляющаяся в левой части выражения присваивания. См. также RHS.

LMG Logic Modeling Group.

LogiBLOX обычно называется X-Blox. Библиотека логических модулей, часто с параметрами, определяемых пользователем, наподобие ширины данных. Очень подобна LPM.

Logic Cell логическая ячейка, единица измерения плотности FPGA. Одна логическая ячейка это один 4-входовая таблица функций (look-up table) плюс один триггер.

LPM Library of Parameterized Modules, библиотека логических модулей, часто с параметрами, определяемых пользователем, наподобие ширины данных. Очень подобна LogiBlox.

LSB Least Significant Bit, самый младший значащий бит. Иногда та же самая аббревиатура обозначает самый младший значащий байт.

LUT Look Up Table, табличная форма перекодировки данных. Также называется генератором функций с N входами и одним выходом. N может быть в диапазоне между 2 и 6, наиболее популярны 4-входовые генераторы функций. LUT иногда называют таблицей преобразования, это табличный способ реализации произвольной логической функции на X входов и Y выходов. Пример традиционного элемента LUT - микросхема однократно программируемой логики К155РЕ3.

LVCMOS Low Voltage Complementary Metal Oxide Semiconductor.

LVDS Low Voltage Differential Signaling.

LVDSEXT Low Voltage Differential Signaling Extension.

LVPECL Low Voltage Positive Emitter Coupled Logic.

LVTTL Low Voltage Transistor to Transistor Logic.

MAC Multiply and Accumulate, операция умножения с накоплением, широко используемая в цифровой обработке сигналов.

Macrocell логическая ячейка в сумме результатов ячеек (sum-of-products) в CPLD или PAL/GAL.

Mapping процесс назначения порций дизайна логики физическим ресурсам микросхемы логики (блокам CLB). С микросхемами FPGA mapping больше определяется запросами и более важный процесс по сравнению с массивами вентилей в CPLD или PAL/GAL.

MCS Manipulate Comment Section.

MOSFET Metal Oxide Semiconductor Field Effect Transistors.

MP3 MPEG Layer III Audio Coding, формат сжатого представления звукового сигнала.

MPEG Motion Picture Experts Group, стандарт сжатия изображений и видеосигнала.

MSB Most Significant Bit, самый старший значащий бит. Иногда та же самая аббревиатура обозначает самый старший значащий байт.

MTBF Mean Time Between Failure, среднее время между отказами. Статистически определенное время работоспособности оборудования между случаями отказов. Также см. FIT.

MUX Multiplexer, мультиплексор, переключатель.

NAND Not And, логическая операция И-НЕ.

Netlist текстовое описание логики и внутренних соединений на микросхеме. Также см. XNF и EDIF.

NGC Native Generic Compiler, стандартный обычный компилятор.

NRE Non-Recurring Engineering, термин обозначающий не возвращаемые затраты. Начальная стоимость для создания ASIC, массива логики или HardWire. Учитывает затраты на разводку, создание масок и разработку тестов. Микросхемы FPGA и CPLD не требуют затрат NRE.

OE Output Enable, сигнал разрешения выхода.

Optimization оптимизация, изменения дизайна с целью повышения производительности. Также см. Synthesis.

OTF On-The-Fly Reconfiguration, переконфигурирование "на лету". Функция записи новой конфигурации в работающем устройстве.

OTP One Time Programmable, микросхема с однократно программируемой памятью. Необратимый метод программирования логики или памяти. Термины фьюзов и антифьюзов (fuses, anti-fuses) непосредственно связаны с OTP. Микросхемы EEPROM и микросхемы CPLD, основанные на EPROM, являются OTP, если они имеют пластиковые корпуса без окошек для ультрафиолета, который нужен для стирания сохраненных данных или конфигурации.

PACE Pinout and Area Constraints Editor, графический редактор в системе ISE Xilinx, создающий конфигурационную информацию для настройки технологических ограничения для синтезируемой микросхемы логики. К ним относится разводка логических сигналов по определенным выводам корпуса, настройка стандарта уровней логики вывода, ограничения интервалов времени.

PAL Programmable Array Logic, массив программируемой логики.

Partitioning разделение. Для микросхем FPGA этот термин обозначает деление логики на суб-функции, которые можно потом разместить в отдельных CLB. Разделение предшествует размещению (placement).

PCB Printed Circuit Board, печатная плата для монтажа электронных схем.

PCI Peripheral Component Interconnect, популярная шина расширения, применяемая в компьютерах PC. Это синхронная шина, характеризуемая коротким диапазоном, легкой нагрузкой, дешевизной и высокой производительностью. 33 МГц PCI может поддерживать передачу данных со скоростью до 132 мегабайт в секунду через 36 параллельных линий данных (включая контроль четности) и общее тактирование. Также есть новый стандарт 66 МГц PCI.

PCMCIA Personal Computer Memory Card International Association, устаревшая шина для подключения к компьютеру внешних устройств. Интересна шуточная расшифровка этой аббревиатуры: People's Can't Member Idiotic Computers Abbreviations.

PGA Programmable Gate Array, массив программируемых вентилей логики.

Pin-Locking блокировка выводов. Жесткое определение и поддержка функциональности и требований по интервалам времени для выводов микросхемы логики, где внутренняя логика все еще разрабатывается или модифицируется. Pin-locking становится важным фактором, поскольку разработка печатной платы обычно занимает больше времени, чем время реализации дизайна PLD.

PIP Programmable Interconnect Point, программируемая точка внутреннего соединения. В микросхемах Xilinx FPGA это точка, где две сигнальных линии могут быть соединены друг с другом, как это определено конфигурацией.

PLA Programmable Logic Array, массив программируемой логики. Первая и наиболее гибкая форма реализации программируемой логики с двумя программируемыми слоями, предоставляющая любую комбинацию вентилей AND и OR, с совместным использованием термов AND через несколько OR. Эта архитектура реализована в устройствах CoolRunner и CoolRunner-II. Подробнее см. [4].

Placement размещение. Применительно к микросхемам FPGA этот термин обозначает процесс назначение определенных кусков дизайна на определенные места (блоки CLB) кристалла. Обычно осуществляется автоматически.

PLB Processor Local Bus, локальная процессорная шина.

PLD Programmable Logic Device, обобщенный термин для обозначения микросхем CPLD и FPGA.

PLL Phase-Locked Loop, петля фазовой автоподстройки частоты (ФАПЧ). Применяется для генерации повышенных тактовых частот.

PROM Programmable Read Only Memory, память, предназначенная только для чтения.

p-term product term, множитель. В контексте программируемых логических микросхем означает элементарную единицу логики (базис), из которой строятся логические схемы любой сложности.

QFP Quad Flat Pack, тип корпуса микросхем.

QML Qualified Manufacturers Listing, список квалифицированных производителей. Также может означать Qualified Manufacturing Line. Например, ISO9000.

QPRO QML Performance Reliability of Supply Off the Shelf ASIC.

RAM Random Access Memory, память с произвольным доступом к содержимому (ОЗУ).

RC Radio Controlled, радиоуправление.

RHS Right-Hand Side, некая сущность, появляющаяся в правой части выражения присваивания. См. также LHS.

ROM Read Only Memory, память только для чтения.

Routing прокладка соединений, маршрутизация. В контексте внутренних соединений на чипе логики обозначает внутренние соединения, или процесс создания желаемых соединений логических ячеек, чтобы они выполняли нужную функцию. Routing следует за операциями partitioning и placement.

RTL register-transfer level. В разработке цифровых схем это означает уровень абстракции, которая моделирует синхронную цифровую схему в терминах потока цифровых сигналов (данных) между аппаратными регистрами, и логических операций, выполняемых над этими сигналами.

Абстракция RTL используется в языка описания аппаратуры HDL, наподобие Verilog и VHDL, чтобы создать высокоуровневое представление схемы, из которого может быть вычислена низкоуровневая представление в виде конкретной аппаратной реализации схемы на каком-либо чипе программируемой логики. Разработка на уровне RTL - типичная практика современного цифрового дизайна.

Schematic графическое представление дизайна логики в форме соединенных друг с другом логических элементов, триггеров и более крупных блоков. Старая и более интуитивно понятная альтернатива для становящейся более популярной системы разработки логики, основанной на выражениях или на языке описания высокого уровня.

SelectRAM термин Xilinx для маленькой RAM (обычно 16 бит), реализованной в LUT.

SET Single-Edge Triggering, тактирование по одному перепаду тактовой частоты. См. также DET.

Simulation симуляция, компьютерное моделирование логики и (иногда) поведения в интервалах времени логики путем подачи на её входы заданных сигналов (stimuli или векторы).

SoC System on Chip, система на одном кристалле. Это кремниевый чип (микросхема), в котором содержится одно или большее количество процессорных ядер, микропроцессоров (MPU), и/или микроконтроллеров (MCU), и/или процессоров для цифровой обработки сигналов (DSP), плюс размещенная на этом же чипе память, функции аппаратного ускорения и функции периферийных устройств. По сути такое устройство может считаться высокоинтегрированным устройством, содержащим в себе (почти) все необходимое для работы. Если ASIC содержит одно или несколько ядер процессора, то это можно считать микросхемой SoC. То же самое можно сказать и про ASSP - если в нем содержится одно или больше процессорных ядер, то это тоже SoC.

SOP Sum of Product, сумма результатов.

Speed Grade класс скорости. Классификация устройств Xilinx по быстродействию.

SPLD Simple Programmable Logic Device.

SPROM Serial Programmable Read-Only Memory. Устройство энергонезависимой памяти, в котором может быть сохранен поток бит конфигурации FPGA. SPROM имеет встроенный счетчик адреса, она принимает сигналы тактов и последовательно выводит из себя поток бит.

SRAM Static Random Access Memory, статическое ОЗУ. Память для чтения и записи, где данные сохранены в защелках (триггерах). Эта память быстрее DRAM, и имеет более простые требования к интервалам времени для сигналов, однако меньше по размеру и примерно в 4 раза дороже, чем DRAM той же емкости.

SRL16 Shift Register LUT, альтернативный режим работы для каждого генератора функции (LUT), который является частью каждого CLB в микросхемах FPGA Virtex и Spartan. Этот режим повышает количество триггеров на 16. Добавление триггеров позволяет создать быстрый конвейер (fast pipelining), что идеально подходит для приложений DSP.

SSTL Stub Series Terminated Transceiver Logic.

Static Timing подробное описание встроенной в кристалл логики и задержек на внутренних соединениях.

Sub-Micron самая малая единица измерения, выраженная в микронах (μ = миллионная доля от метра, или тысячная доля миллиметра). Современная технология переходит с 0.35μ на 0.25μ, и скоро может перейти на 0.18μ. Длина волны видимого света составляет от 0.4 до 0.8μ. 1 mil = 25.4μ.

Synchronous синхронный. Термин применяется к узлу логической схемы (или ко всей схеме), когда он меняет свое состояние только в ответ на общий тактовый сигнал. Такое поведение отличается от асинхронной схемы тем, что она отвечает на амплитуду обрабатываемых сигналов. Синхронные схемы проще разрабатывать, отлаживать и изменять, и они допускают изменения параметров и апгрейд по скорости лучше, чем асинхронные схемы. Но асинхронные схемы позволяют достичь большей скорости, чем синхронные, на той же самой элементной базе.

Synthesis синтез. Процесс оптимизации, во время которого дизайн логики адаптируется к логическим ресурсам чипа, наподобие LUT-тов, длинных линий и выделенных блоков переноса. Synthesis предшествует операции отображения (mapping).

SystemI/O технология, реализованная в микросхемах Virtex-II FPGA, где используются блоки SelectIO-Ultra, чтобы предоставить самые быстрые и гибкие электрические интерфейсы. Каждая ножка I/O индивидуально программируется для любого из 19 не дифференциальных стандарта ввода/вывода (single-ended I/O) или любого из 6 дифференциальных (differential I/O) стандарта, включая LVDS, SSTL, HSTL II и GTL+. Технология SelectIO-Ultra дает скорость работы 840 Mbps LVDS с использованием выделенных регистров DDR.

TBUF буфер с опцией третьего состояния, когда выход можно сделать не активным. Используется для мультиплексирования разных источников данных в одну общую шину. Опция pull-down-only (только подтяжка к лог. 0) может использоваться для организации функции "монтажное И" (wired AND).

TCO интервал времени, относящийся к тактам и делителю тактовой частоты CPLD.

TDPR timing-driven place and route, размещение и трассировка логики на кристалле, учитывающая интервалы времени.

TIM Time in Market, время нахождения продукции на рынке.

Timing тайминг. Термин относится к задержкам, производительности или скорости работы.

Timing Driven метод разводки дизайна, учитывающий требования по производительности.

Tpd Time of Propagation Delay, время прохождения сигнала (через микросхему).

TQFP Thin Quad Flat Pack, тип корпуса микросхем.

TTM Time to Market, время выхода продукции на рынок.

UCF User Constraints File, файл ограничений пользователя. Специальный файл с настройками Xilinx ISE, где пользователь управляет привязкой выводов микросхемы к логическим цепям, ограничения по параметрам интервалов времени, вариант уровней логики и другие параметры.

UMTS Universal Mobile Telecommunications System.

VCCO Voltage Current Controlled Oscillator, генератор, управляемый напряжением.

VFM Variable Function Multiplexer, мультиплексор для переключения функций.

VHDL VHISC High Level Description Language, популярный HDL-язык для создания программируемой логики.

VHSIC Very High Speed Integrated Circuit, очень быстрая микросхема.

VME старый стандарт шины, популярный в индустриальных компьютерах на базе процессора MC68000.

VREF Voltage Reference, опорное напряжение. Обычно используется для компараторов, АЦП, ЦАП, системы определения стандарта уровней логики, стабилизаторов напряжения питания.

VSS Visual Software Solutions. Чаще эта аббревиатура обозначает отрицательный полюс питания системы или землю (общий провод).

WPU Weak Pull Up, слабая подтяжка уровня сигнала к лог. 1.

XA суффикс для обозначения типов микросхем, предназначенных для автомобильных применений.

XCITE Xilinx Controlled Impedance Technology, технология управления сопротивлением от Xilinx.

XNF проприетарный формат файла Xilinx для дизайна логики. Альтернатива: формат EDIF.

XOR Exclusive OR, логическая операция исключающее ИЛИ.

ZIA Zero Power Interconnect Array, массив внутренних соединений с нулевым током потребления.

XST Xilinx Synthesis Technology, патентованная технология синтеза логики Xilinx.

[Ссылки]

1. Изучаем VHDL и осваиваем ПЛИС фирмы Xilinx site:ruecm.forum2x2.ru.
2. Конфигурирование Xilinx FPGA с помощью микроконтроллера.
3. Использование продвинутых возможностей CPLD Xilinx CoolRunner-II.
4. Семейство CPLD CoolRunner-II.