1
 2
 3
 4
 5
 6
 7
 8
 9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.NUMERIC_STD.ALL;
 

entity top is
    Port ( XTALOUT1 : out  STD_LOGIC;
           XTALOUT2 : out  STD_LOGIC;
           XTALIN   : in  STD_LOGIC;
           MORSE_HF : out  STD_LOGIC);

end top;
 

architecture Behavioral of top is

constant v : unsigned ( 15 downto 0 ) := "1010101110000000";

signal hfclk : STD_LOGIC := '0';   -- 3.55 МГц

signal lfclk : STD_LOGIC := '0';   -- 16 Гц

signal divider : unsigned (17 downto 0) := "000000000000000000";

signal COUNT : unsigned (3 downto 0) := "0000";
 

begin
   -- Кварцевый генератор:
   hfclk <= not XTALIN;
   XTALOUT1 <= hfclk;
   XTALOUT2 <= not hfclk;
 
   -- Делитель частоты на 110937*2 (3.55 МГц -> 16 Гц):
   process (hfclk) begin
   if hfclk'event and hfclk='1' then
      if divider=110937 then
         divider <= "000000000000000000";
         lfclk <= not lfclk;
      else
         divider <= divider + 1;
      end if;
   end if;

   end process;
 
   -- Счетчик, по которому должны выбираться биты из константы v:
   process (lfclk) begin
   if lfclk'event and lfclk='1' then
      COUNT <= COUNT - 1;
   end if;
   end process;
 
   -- Генерация ВЧ сигнала для подачи на усилитель мощности
   -- передатчика:
   MORSE_HF <= v(to_integer(COUNT)) and hfclk;

end Behavioral;