Этот апноут (перевод XAPP378 [1]) описывает, как использовать особые функции серии CPLD CoolRunner-II с помощью ПО разработки Xilinx. Эти функции включают регистры, тактируемые по обоим перепадам тактов (DualEDGE triggered registers), делитель тактовой частоты (clock divider), CoolCLOCK, DataGATE, входы с триггером Шмитта и разные типы терминирования ввода/вывода (I/O termination). Примеры кода HDL доступны для загрузки по ссылке [2].

Микросхемы Xilinx CoolRunner-II CPLD объединяют в себе высокое быстродействие и низкое энергопотребление в одном устройстве. Дополнительные функции CoolRunner-II CPLD по тактированию и предоставляют для разработки расширенные возможности по достижению баланса между быстродействием и снижением потребления энергии. Все функции, рассмотренные в этом апноуте, поддерживаются версиями ПО разработки Foundation™ ISE и WebPACK™ ISE компании Xilinx.

[Программные атрибуты]

Есть 2 метода ввода атрибутов, у каждого из них свои достоинства. User Constraint File (UCF) хорош тем, что его просто редактировать с помощью текстового редактора, отдельно от других модулей (файлов) исходного кода, поэтому при изменении атрибутов в UCF не нужно заново синтезировать схему из исходного кода. Подробнее про ввод ограничений с помощью UCF см. [3].

Ввод атрибута в исходном файле имеет достоинство в том, что не требуется поддерживать отдельный файл для ограничений дизайна (design constraints). Все примеры атрибутов CoolRunner-II языков VHDL и Verilog применимы только к инструментарию синтеза XST.

Атрибуты, которые пользователь определяет для CoolRunner-II CPLD, позволяют задействовать разные расширенные функции: CoolCLOCK, DataGATE, входы с триггером Шмитта, терминирование I/O keeper или pullup, выбор стандарта I/O, VREF и выходы с открытым стоком. Некоторые ограничения дизайна из этого списка можно выбрать программно через ISE Project Navigator GUI. Индивидуальные ограничения на сигнал должны быть явно определены вышеупомянутыми методами.

Обратите внимание, что в Xilinx ISE Project Navigator имеется специальный синтаксис и руководства помощи для атрибутов. Эти файлы подсказки обновляются с каждым релизом ПО разработки, и предоставляют надежны источник информации. См. в ISE меню Help -> ISE Help Contents -> CPLD Attributes.

Регистры DualEDGE. Регистры CoolRunner-II DualEDGE позволяют разработчикам достичь беспрецедентных уровней производительности. CoolRunner-II CPLD могут удвоить быстродействие системы путем создания регистров DualEDGE (DET). Регистры DET позволяют регистрировать данные по обоим перепадам тактового сигнала - по положительному (фронт нарастания лог. уровня, 0 -> 1) и отрицательному (спад лог. уровня, 1 -> 0).

Регистры CoolRunner-II DET могут быть использованы для таких логических функций, как регистры сдвига, счетчики и машины состояний. Разработчики должны оценить необходимую производительности логики CPLD, чтобы определить использование DET-регистров.

Регистр DET может быть выведен в любом из дизайнов - ABEL, HDL или schematic. Таблица 1 перечисляет доступные методы для создания DET-регистра в CoolRunner-II.

Таблица 1. Способы реализации регистра DET.

QOUT:=data; QOUT.DEC=clock;

-- VHDL:

if (clock_event) and (clock = '1') then

// Verilog:

always @ (posedge clock)

process (clock)

begin
   if (clock_event) then
      ...
   end if;

end process;

always @ (negedge clock or posedge clock)
   ...

Делитель тактовой частоты. CoolRunner-II CPLD предоставляет дополнительную для регистра DET функцию делителя тактовой частоты (Clock Divider). Входящая тактовая частота может быть поделена, и результат глобально распределен как поделенная тактовая частота на все макроячейки (macrocells). Делитель тактовой частоты предоставляет дополнительное средство для управления энергопотреблением - снизить потребление можно переключением частоты для внутренней сети тактирования (internal clock network).

CoolRunner-II clock divider доступен для глобальных тактов (global clock, GCK2), и может делить частоту тактов на коэффициенты 2, 4, 6, 8, 10, 12, 14 и 16. Делитель тактов создает сигнал со скважностью 50-50 без влияния на TCO. Делитель тактов инициализируется нулем схемой сброса CPLD, срабатывающей при включении питания.

Делитель тактов включает синхронный сброс, активизируемый лог. 1, который называется CDRST. Когда выставляется сигнал CDRST (лог. 1), выходной сигнал делителя тактов запрещается после текущего цикла. Когда сигнал CDRST снимается (лог. 0), выход сигнала тактов становится активным по первому перепаду GCK2.

Рис. 1. CoolRunner-II Clock Divider (делитель тактов).

Делитель тактов CoolRunner-II имеет встроенную схему задержки. Когда функция задержки разрешена, выход делителя тактов задерживается на один полный цикл тактов. Когда используется делитель тактов, он не выводит положительный перепад тактов до тех пор, пока делитель не достигнет предельного значения счетчика (terminal count value). Функция задержки разрешается или запрещается при конфигурировании. Тип инстанциации компонента делителя тактов будет определяться, если задержка разрешена или запрещена. Рис. 2 показывает диаграмму времени делителя тактов CoolRunner-II с разрешенной и запрещенной задержкой.

Рис. 2. Форма выходного сигнала Clock Divider.

Технология синтеза (Xilinx Synthesis Technology, XST) позволяет инстанцировать компонент clock divider непосредственно в исходном коде HDL. Таблица 2 перечисляет доступные компоненты clock divider, которые могут быть инстанцированы в дизайне ABEL, HDL или schematic.

Таблица 2. Библиотечные компоненты Clock Divider.

component CLK_DIV2 is

port (
   CLKIN : in STD_LOGIC;
   CLKDV : out STD_LOGIC );

end component;

U1: CLK_DIV2

port map(
   CLKIN => clk,
   CLKDV => clk_div_by_2 );

component CLK_DIV16RSD is

port (
   CLKIN : in STD_LOGIC;
   CDRST : in STD_LOGIC;
   CLKDV : out STD_LOGIC );

end component;

U1: CLK_DIV16RSD

port map (
   CLKIN => clk,
   CDRST => clk_div_rst,
   CLKDV => clk_div_by_16 );

CLK_DIV16RSD U1 (
   .CLKIN (clk),
   .CDRST (clk_div_rst),
   .CLKDV (clk_div_by_16) );

CLK_DIV2R external (CLKIN, CDRST -> CLKDV);

U1 functional_block CLK_DIV2R;

U1.CLKIN = clk;
U1.CDRST = clk_div_rst;
clk_div_by_2 = U1.CLKDV;

CoolCLOCK. Функция CoolCLOCK семейства CoolRunner-II это техника комбинирования глобального делителя тактов и регистров DET. Экономия питания достигается делением глобальной тактовой частоты на 2 с передачей пониженной тактовой частоты на внутреннюю цепь тактирования, после чего включается удвоение тактовой частоты на каждой макроячейке. Нулевое отклонение тактов (zero clock skew) может быть достигнуто с помощью вставки нулевой задержки между делителем тактов и регистрами DET.

Рис. 3. Функция CoolRunner-II CoolCLOCK. 

Поскольку может быть поделена только тактовая частота сети тактов GCK2, то функция CoolCLOCK доступна только на GCK2. Функция CoolCLOCK может быть реализована назначением атрибута на входную частоту тактов. Атрибут CoolCLOCK устраняет необходимость инстанциации делителя тактов и регистров DET. Таблица 3 перечисляет методы, доступные для использования атрибута CoolCLOCK.

Таблица 3. Атрибут CoolCLOCK.

NET clk COOL_CLK;

XILINX PROPERTY 'COOL_CLK clk';

attribute COOL_CLK : string;

attribute COOL_CLK of clk : signal is "TRUE";

//SYNTHESIS attribute COOL_CLK of clk :
signal is "TRUE";

Примечание: функция CoolCLOCK доступна в чипах CoolRunner-II, у которых количество макроячеек 128 и больше.

DataGATE. Разработчики, использующие CoolRunner-II, могут блокировать входы под управлением функции DataGATE. С помощью блокирования входов переключение сигналов не перезаряжают входную емкость чипа, снижая тем самым общее энергопотребление. Внутри CPLD защелкивается и используется последнее значение, которое было на выводе входа перед выставлением сигнала активации (assertion rail) DataGATE. На рис. 4 показана функция DataGATE кристалла CoolRunner-II.

Рис. 4. Блок-диаграмма DataGATE.

С функцией DataGATE в CoolRunner-II связано два атрибута. Первый атрибут задает, используется ли на входе DataGATE, и второй обозначает управляющий сигнал DataGATE.

Функция DataGATE выбирается для каждого вывода индивидуально. На каждый входной вывод, использующий DataGATE, должен быть назначен атрибут DATA_GATE. Таблица 4 показывает синтаксис для разрешения функции DataGATE на входном сигнале.

Таблица 4. Атрибут DATA_GATE.

NET data_in DATA_GATE;

XILINX PROPERTY 'DATA_GATE data_in';

attribute DATA_GATE : string;

attribute DATA_GATE of data_in : signal is "TRUE";

//SYNTHESIS attribute DATA_GATE of data_in :
signal is "TRUE";

Сигнал активации DataGATE (assertion rail) может подаваться либо от вывода I/O, либо от внутренней логики. Сигнал разрешения DataGATE имеет выделенный вывод DGE I/O для каждого корпуса CoolRunner-II. При реализации ПО разработки распознает факт использования в проекте функции DataGATE, и автоматически назначает этот вывод I/O на функцию управления разрешением DataGATE (DataGATE enable control), DGE. Генерируемая внутри чипа логика управления DataGATE может быть назначена на этот вывод I/O с помощью атрибута BUFG=DATA_GATE. Методы назначения сигнала DataGATE показаны в таблице 5.

Таблица 5. Атрибут управления DATA_GATE.

NET dg_en BUFG=DATA_GATE;

XILINX PROPERTY 'BUFG=DATA_GATE dg_en';

attribute BUFG : string;

attribute BUFG of dg_en : signal is "DATA_GATE";

//SYNTHESIS attribute BUFG of dg_en :
signal is "DATA_GATE";

Триггер Шмитта. У каждого чипа CoolRunner-II на выводах I/O есть несколько входных буферов, использующихся для разных стандартных конфигураций ввода/вывода. Один из этих входных буферов работает как триггер Шмитта, и это разрешается при конфигурировании CPLD. Вход с триггером Шмитта позволяет разработчику гибко использовать микросхему CoolRunner-II как с высокоскоростными, так и медленными сигналами. Медленно переключающиеся сигналы могут вводить хаос в цифровую систему, давая двойное тактирование или помехи на входе CMOS, однако это можно устранить использованием триггера Шмитта на входе. Платой за триггер Шмитта на входе будет только задержка сигнала на несколько наносекунд. Точное значение для разных чипов и условий использования можно найти в даташите CoolRunner-II (см. [4]).

В таблице 6 показан синтаксис атрибута входного буфера в виде триггера Шмитта для определенного сигнала.

Таблица 6. Атрибут SCHMITT_TRIGGER.

NET data_in SCHMITT_TRIGGER;

NET clock SCHMITT_TRIGGER;

XILINX PROPERTY 'SCHMITT_TRIGGER data_in';

XILINX PROPERTY 'SCHMITT_TRIGGER clock';

attribute SCHMITT_TRIGGER : string;

attribute SCHMITT_TRIGGER of data_in : signal is "TRUE";

attribute SCHMITT_TRIGGER of clock : signal is "TRUE";

//SYNTHESIS attribute BUFG of data_in;

//SYNTHESIS attribute BUFG of clock;

[Терминирование ввода/вывода]

Выводы I/O чипа CoolRunner-II могут быть терминированы следующим образом: keeper (это также называется удержанием шины, bushold) и верхняя подтяжка к уровню лог. 1 (pullup). Использование схем keeper и pullup возможно исключительно для всего чипа сразу. Когда выбран один из этих режимов терминирования (keeper, pullup) для любого количества сигналов, то другой режим терминирования больше недоступен для любого другого сигнала (т. е. у всех сигналов может быть только этот режим терминирования).

Keeper. Схема терминирования keeper предоставляет возможность удерживать последнее известное значение на выводе I/O с помощью слабых резисторов pullup/pulldown. Если не терминированный вывод I/O находится в состоянии отключения (высокое сопротивление), или оставлен "висящим", то это приведет к повышенным токам утечки. Схема keeper устраняет необходимости внешнего терминирования для устранения этой проблемы. В таблице 7 показан синтаксис атрибута, задающего терминирование keeper на любом выводе I/O.

Таблица 7. Атрибут KEEPER.

NET data_in KEEPER;

NET clock KEEPER;

XILINX PROPERTY 'KEEPER data_in';

XILINX PROPERTY 'KEEPER clock';

attribute KEEPER : string;

attribute KEEPER of data_in : signal is "TRUE";

attribute KEEPER of clock : signal is "TRUE";

//SYNTHESIS attribute KEEPER of data_in;

//SYNTHESIS attribute KEEPER of clock;

Pullup. Внутренняя подтяжка уровня к лог. 1 устраняет необходимость установки на печатной плате соответствующих резисторов pullup, снижая стоимость дизайна и упрощая разводку. Таблица 8 иллюстрирует синтаксис атрибута для терминирования pullup сигналов I/O.

Таблица 8. Атрибут PULLUP.

NET data_in PULLUP;

NET clock PULLUP;

XILINX PROPERTY 'PULLUP data_in';

XILINX PROPERTY 'PULLUP clock';

attribute PULLUP : string;

attribute PULLUP of data_in : signal is "TRUE";

attribute PULLUP of clock : signal is "TRUE";

//SYNTHESIS attribute PULLUP of data_in;

//SYNTHESIS attribute PULLUP of clock;

[Конфигурация ввода/вывода]

Устройства CoolRunner-II поддерживает несколько банков I/O в одном устройстве, позволяя упростить реализацию в одном чипе подключение к интерфейсам разных стандартов (разных логических уровней напряжения). Устройство может поддерживать один из стандартов I/O для каждого банка (например, у чипа XC2C128 есть 2 банка, и поэтому он может поддерживать до двух стандартных типов I/O). Независимо от того, какой стандарт был выбран, любой вывод может быть сконфигурирован как выход с открытым стоком.

Стандарты I/O. Таблица 9 перечисляет стандарты I/O, поддерживаемые устройствами CoolRunner-II. Обратите внимание, что в зависимости от емкости чипа могут поддерживаться не все стандарты.

Таблица 9. Стандарты ввода/вывода, которые поддерживает CoolRunner-II.

Рис. 5 показывает, как указать стандарт по умолчанию для I/O, применяемый всеми выводами проекта. Это настраивается в диалоге свойств процесса размещения на кристалле (свойства процесса Fit, раздел Fitting, пункт I/O Voltage Standard).

Рис. 5. Глобальный для кристалла выбор стандарта I/O.

Если дизайн требует реализации нескольких стандартов I/O в одном устройстве, то каждый вывод должен быть декларирован индивидуально соответствующим атрибутом стандарта I/O. Таблица 10 иллюстрирует доступные атрибуты стандарта I/O, которые можно декларировать.

Таблица 10. Атрибуты стандарта ввода/вывода.

Таблица 11 показывает синтаксис для указания атрибута стандарта I/O. Показаны примеры для стандарта низковольтной логики LVCMOS18. Для других стандартов атрибут LVCMOS18 может быть заменен на соответствующее имя, показанное в таблице 10.

Таблица 11. Синтаксис атрибута стандарта ввода/вывода.

NET data_in IOSTANDARD=LVCMOS18;

NET clock IOSTANDARD=LVCMOS18;

XILINX PROPERTY 'IOSTANDARD=LVCMOS18 data_in';

XILINX PROPERTY 'IOSTANDARD=LVCMOS18 clock'; 

attribute IOSTANDARD : string;

attribute IOSTANDARD of data_in : signal is "LVCMOS18";

attribute IOSTANDARD of clock : signal is "LVCMOS18";

//SYNTHESIS attribute IOSTANDARD of data_in is "LVCMOS18";

//SYNTHESIS attribute IOSTANDARD of clock is "LVCMOS18";

Open Drain (открытый сток). Выход, который замыкается на землю для выдачи лог. 0, и переходит в высокое сопротивление для выдачи лог. 1, называется сигналом open-drain (для CMOS это открытый сток, для TTL это открытый коллектор). Выход CoolRunner-II может быть сконфигурирован как открытый сток простым декларированием атрибута OPEN_DRAIN в ПО разработки Xilinx. Таблица 12 иллюстрирует синтаксис назначения выходу открытого стока с помощью атрибута OPEN_DRAIN.

Таблица 12. Атрибут OPEN_DRAIN.

NET data_out OPEN_DRAIN;

XILINX PROPERTY 'OPEN_DRAIN data_out'; 

attribute OPEN_DRAIN : string;

attribute OPEN_DRAIN of data_out : signal is "TRUE";

//SYNTHESIS attribute OPEN_DRAIN of data_out;

[Ссылки]

1. XAPP378 Using CoolRunner-II Advanced Features site:xilinx.com.
2. CoolRunner II Application Notes site:xilinx.com.
3. XAPP352 Utilizing a UCF for CoolRunner XPLA3 CPLDs site:xilinx.com.
4. CoolRunner-II family data sheet site:xilinx.com.
5. xapp378.zip site:xilinx.com - примеры кода.