Программирование AVR ILI9325: контроллер графики TFT LCD 240x320 Sat, October 19 2019  

Поделиться

Нашли опечатку?

Пожалуйста, сообщите об этом - просто выделите ошибочное слово или фразу и нажмите Shift Enter.

ILI9325: контроллер графики TFT LCD 240x320 Печать
Добавил(а) microsin   

ILI9325 это однокристальный контроллер/драйвер (System-on-Chip, SoC) для TFT LCD дисплея разрешением 240x320 точек, с поддержкой RGB палитры 262144 цветов. Он состоит из 720-канального драйвера источника тока, 320-каналов управляющих ключей, 172800 байт для данных графики 240RGBx320 точек и схемы питания.

Для подключения к управляющему микроконтроллеру у ILI9325 есть 4 вида системных интерфейсов. Это параллельный интерфейс стиля i80 MPU (с шириной шины данных 8, 9, 16, 18 бит), интерфейс VSYNC (системный интерфейс + VSYNC, внутренние такты, DB[17:0]), последовательный интерфейс SPI и RGB 6-, 16-, 18-разрядный интерфейс (DOTCLK, VSYNC, HSYNC, ENABLE, DB[17:0]).

В режиме интерфейса RGB и интерфейса VSYNC комбинированное использование функции записи в высокоскоростное RAM и функции адресации окна позволяет дисплею сдвинуть картинку в позицию, указанную пользователем, и одновременно отображать картинку в других областях экрана. Это дает возможность оптимизировать передачи данных по шине и снизить энергопотребление.

В режиме интерфейса VSYNC работа экрана синхронизирована с внешними тактами, кроме синхронизации кадра (frame), когда работа синхронизируется сигналом VSYNC. Отображаемые данные записываются во внутреннее GRAM через системный интерфейс. В этом случае есть ограничения на скорость и метод записи данных во внутреннее ОЗУ (см. далее описание режима VSYNC). ILI9325 позволяет переключаться между внешним интерфейсом экрана и системным интерфейсом специальной инструкцией, чтобы выбрать оптимальный интерфейс для определенного вида отображаемой картинки (и/или перемещения графики на экране). Интерфейс RGB, путем записи всех отображаемых данных во внутреннее ОЗУ, позволяет перемещать данные на экран только когда обновляется кадр изменяющегося изображения, позволяя снизить энергопотребление при отображении видео.

ILI9325 может работать с уровнями ввода/вывода 1.65V, и содержит встроенную схему формирования уровней напряжения для управления матрицей LCD. ILI9325 также поддерживает функцию отображения картинки в 8 цветах и режим сна (sleep mode), давая возможность точно программно управлять потребляемой мощностью, и эти возможности делают драйвер ILI9325 идеальным решением для портативных электронных устройств, таких как сотовые телефоны, смартфоны, PDA, PMP, где очень важны требования к увеличению времени работы от батареи.

Основные возможности и функции контроллера:

• Однокристальное решение для дисплея QVGA TFT LCD.
• Разрешающая способность 240RGBx320 точек с отображением 262144 цветов.
• Поддерживает MVA (Multi-domain Vertical Alignment).
• Встроенный 720-канальный драйвер источника тока (Source/VCOM) и 320-канальный драйвер ключей.
• Встроенное графическое ОЗУ из 172800 байт (GRAM).
• Высокоскоростная функция пакетной записи в ОЗУ (High-speed RAM burst write).
• Системные интерфейсы:
   - i80 с шириной шины 8, 9, 16, 18 бит.
   - Serial Peripheral Interface (SPI).
   - RGB с шириной шины 6, 16, 18 бит (VSYNC, HSYNC, DOTCLK, ENABLE, DB[17:0]).
   - VSYNC (System interface + VSYNC).
• Внутренний генератор и аппаратный сброс.
• Функция изменения размера (x1/2, x1/4).
• Изменяемое направление сдвига драйверов тока/ключей.
• Функция адресации окна, чтобы указать прямоугольную область при доступе к GRAM.
• Богатый набор функций для управления цветовым экраном.
• Функция гамма-коррекции, позволяющая отображать 262144 цветов.
• Функция линейной вертикальной прокрутки.
• Функция частичного управления, позволяющая управлять частью панели LCD в позиции, указанной пользователем.
• Встроенная схема генерации повышенных напряжений управления LCD (повышение напряжения кратности до 6 раз).
• Функции экономии питания:
   - Режим 8 цветов.
   - Режим приостановки (standby mode).
   - Режим сна (sleep mode).
• Архитектура, спроектированная на питание от источников низкого напряжения:
   IOVcc = 1.65V .. 3.3 V (интерфейс ввода/вывода, I/O).
   Vci = 2.5V .. 3.3 V (аналоговые схемы).

Напряжения управления LCD:

• Питание Source/VCOM
   DDVDH - GND = 4.5V .. 6.0V
   VCL – GND = -2.0V .. -3.0V
   VCI – VCL ≤ 6.0V
• Питание драйверов выходных ключей
   VGH - GND = 10V .. 20V
   VGL – GND = -5V .. -15V
   VGH – VGL ≤ 32V
• Напряжение выхода драйвера VCOM
   VCOMH = 3.0V .. (DDVDH-0.2)V
   VCOML = (VCL+0.5)V .. 0V
   VCOMH-VCOML ≤ 6.0V

Блок-схема контроллера:

ILI9325 block diagram

Мнем. I/O Тип Описание
Интерфейс ввода
IM3, IM2, IM1, IM0/ID I IOVcc Выбирает тип интерфейса с управляющим процессором (см. таблицу ниже для описания состояний выводов IM3, IM2, IM1, IM0). Когда используется интерфейс SPI, сигнал IM0 служит в качестве идентификатора устройства (ID).
nCS I MPU IOVcc Сигнал выборки (chip select). 0: ILI9325 выбран и доступен для обмена, 1: ILI9325 не выбран и недоступен. Когда этот сигнал не используется, он напрямую подключается к GND.
RS I MPU IOVcc Сигнал выбора регистра (register select). 0: выбирает регистр индекса или регистр статуса, 1: выбирает регистр управления. Когда этот сигнал не используется, он напрямую подключается к IOVcc или GND.
nWR/SCL I MPU IOVcc Сигнал строба и разрешения записи. Данные записываются, когда этот сигнал в лог. 0. Фиксируется на уровень либо IOVcc, либо GND, когда этот сигнал не используется. В режиме SPI: синхронизирующий сигнал тактов.
nRD I MPU IOVcc Сигнал строба и разрешения чтения. Данные считываются, когда этот сигнал в лог. 0. Фиксируется на уровень либо IOVcc, либо GND, когда этот сигнал не используется.
nRESET I MPU IOVcc Сигнал сброса, инициализирует ILI9325 при подаче лог. 0. Обеспечьте сброс после подачи питания.
SDI I MPU IOVcc Сигнал ввода данных SPI. Биты данных защелкиваются по фронту нарастания уровня сигнала SCL.
SDO O MPU IOVcc Сигнал вывода данных SPI. Биты данных защелкиваются по спаду уровня сигнала SCL. Если сигнал не используется, оставьте его не подключенным
DB[17:0] I/O MPU IOVcc Параллельная 18-разрядная, двунаправленная шина данных для обмена с управляющим процессором. Используемые разряды:

8-битный интерфейс: используются разряды DB[17:10].
9-битный интерфейс: используются разряды DB[17:9].
16-битный интерфейс: используются разряды DB[17:10] и DB[8:1].
18-битный интерфейс: используются все разряды DB[17:0].

18-битная параллельная двунаправленная шина данных для работы интерфейса RGB:

6-битный интерфейс RGB: используются разряды DB[17:12].
16-битный интерфейс RGB: используются разряды DB[17:13] и DB[11:1].
18-битный интерфейс RGB: используются разряды DB[17:0].

Не используемые выводы должны быть подключены к GND.
ENABLE I MPU IOVcc Сигнал разрешения данных для работы интерфейса RGB. 0: выбрано (доступ разрешен), 1: не выбрано (доступ запрещен). Бит EPL инвертирует полярность сигнала ENABLE. Когда ENABLE не используется, он фиксировано подключается к IOVcc или GND.
DOTCLK I MPU IOVcc Сигнал тактов точек для работы интерфейса RGB. DPL = 0: ввод данных по фронту нарастания уровня DOTCLK, DPL = 1: ввод данных по спаду уровня DOTCLK. Если не используется, то фиксировано подключается к GND.
VSYNC I MPU IOVcc Сигнал синхронизации кадра для работы интерфейса RGB. VSPL = 0: VSYNC активен при лог. 0, VSPL = 1: сигнал VSYNC активен при лог. 1. Если не используется, то фиксировано подключается к GND.
HSYNC I MPU IOVcc Сигнал синхронизации строки для работы интерфейса RGB. HSPL = 0: HSYNC активен при лог. 0, HSPL = 1: сигнал HSYNC активен при лог. 1. Если не используется, то фиксировано подключается к GND.
FMARK O MPU IOVcc Выход сигнала начала фрейма (frame head pulse). Сигнал FMARK используется, когда запись данных в ОЗУ контроллера синхронизируется с кадром. Если этот сигнал не используется, оставьте его не подключенным.
Сигналы управления сегментами панели LCD
S720
..
S1
O LCD Выходы сигналов тока, подаваемые на точки жидких кристаллов (LCD). Для изменения направления сдвига выходов сигналов используется бит SS. При SS = 0 данные ОЗУ по адресу 00000h выводятся из S1. При SS = 1, данные ОЗУ по адресу 00000h выводятся из S720. S1, S4, S7, ... отображают красный (red, R), S2, S5, S8, ... отображают зеленый (green, G), и S3, S6, S9, ... отображают синий (blue, B) (при SS = 0).
G320
..
G1
O LCD Выходы сигналов драйверов. VGH: уровень выбора строк, VGL: уровень отсутствия выбора строк.
VCOM O TFT, общий электрод Общий провод напряжения питания панели TFT. VCOM это AC-сигнал с изменяющимися уровнями между VCOMH и VCOML.
VCOMH O Фильтрующий конденсатор Высокий уровень для переменного напряжения VCOM. Подключается к фильтрующему конденсатору.
VCOML O Фильтрующий конденсатор Низкий уровень для переменного напряжения VCOM. Подключается к фильтрующему конденсатору.
VGS I GND или внешний резистор Опорный уровень для схемы генерации напряжения уровня серого. Уровень VGS может быть изменен подключением внешнего резистора.
Схемы накачки (charge-pump) и регулирования
Vci I Источник питания Напряжение питания для аналоговой схемы. Подключается к внешнему источнику питания 2.5 .. 3.3V.
GND I Источник питания Земля, общий провод для аналоговых и цифровых схем. В случае COG (chip-on-glass, кристалл на стекле) для предотвращения шума подключите к FPC (Flex Panel Connector, гибкий шлейф подключения).
Vci1 O Фильтрующий конденсатор Внутреннее опорное напряжение для схемы повышения напряжения (step-up circuit1). Амплитуда между Vci и GND определяется битами VC[2:0]. Гарантируйте установку напряжения Vci1 таким образом, чтобы напряжения DDVDH, VGH и VGL были установлены в соответствии со спецификацией.
DDVDH O Фильтрующий конденсатор Источник питания для драйвера тока и управления Vcom.
VGH O Фильтрующий конденсатор Питание для выходного драйвера.
VGL O Фильтрующий конденсатор Питание для выходного драйвера.
VCL O Фильтрующий конденсатор Питание драйвера VcomL. VCL = 0.5 .. –VCI. Конденсатор подключается между VCL и GND.
C11+ C11- C12+ C12- I/O Конденсаторы повышающего преобразователя Выводы для подключения конденсаторов схемы умножителя напряжения 1 (step-up circuit 1).
C13+ C13- C21+ C21- C22+ C22- I/O Конденсаторы повышающего преобразователя Выводы для подключения конденсаторов схемы умножителя напряжения 2 (step-up circuit 2).
VREG1OUT I/O Фильтрующий конденсатор Выходное напряжение, сгенерированное из опорного напряжения. Уровень напряжения устанавливается битами VRH. VREG1OUT это источник напряжения генератора уровня серого (1), уровня опорного напряжения VcomH (2) и опорного напряжения Vcom (3). VREG1OUT = 3.0V .. (DDVDH – 0.2)V.
Контакты питания
IOVcc I Источник питания Напряжение питания для выводов интерфейса: IM[3:0], nRESET, nCS, nWR, nRD, RS, DB[17:0], VSYNC, HSYNC, DOTCLK, ENABLE, SCL, SDI, SDO. IOVcc = 1.65V .. 3.3V и Vcc ≧ IOVcc. В случае COG для предотвращения шума подключите Vcc к FPC, если IOVcc = Vcc.
VDDD O Питание Ножка питания цифровой схемы. Подключите эти выводы к конденсатору 1uF.
GND I Источник питания GND = 0V
Контакты тестирования
DUMMY1..15 DUMMY20..27 - - Пустые контактные площадки. Оставьте их не подключенными.
IOGNDDUM O GND Вывод общего провода.
TESTO1..16 O Open Выводы тестирования. Оставьте их не подключенными.
TEST1, 2, 3 I IOGND Выводы тестирования (с внутренней подтяжкой к лог. 0). Подключите их к GND или оставьте не подключенными.
TS0..8 I Open Выводы тестирования (с внутренней подтяжкой к лог. 0). Оставьте их не подключенными.

Примечание: в столбце I/O показано направление сигнала: I вход, O выход, I/O двунаправленный сигнал.

Таблица 1. Спецификация питания LCD.

Параметр Описание
Драйвер тока панели (TFT Source Driver) 720 выводов (240 x RGB)
Драйвер выходов (TFT Gate Driver) 320 выводов
Структура емкостей экрана (TFT Display Capacitor Structure) Общий VCOM
Выходы управления LCD S1 .. S720 Уровни серого V0 .. V63
G1 .. G320 VGH - VGL
VCOM VCOMH - VCOML
Входное напряжение IOVcc 1.65V .. 3.30V
Vci 2.50V .. 3.30V
Напряжения управления LCD DDVDH 4.5V .. 6.0V
VGH 10V .. 20V
VGL -5V .. -15V
VCL -2.0V .. -3.0V
VGH - VGL Max. 32V
Vci - VCL Max. 6.0V
Внутренние схемы повышения напряжения (Step-up Circuits) DDVDH Vci1 x2
VGH Vci1 x4, x5, x6
VGL Vci1 x-3, x-4, x-5
VCL Vci1 x-1

[Системный интерфейс ILI9325]

ILI9325 поддерживает высокоскоростные интерфейсы: стиля i80 (параллельна шина 8, 9, 16, 18 бит) и SPI. Режим интерфейса выбирается при включении питания с помощью выводов IM[3:0].

Таблица состояния выводов IM3, IM2, IM1, IM0 и соответствующие режимы интерфейса:

IM3 IM2 IM1 IM0 Режим интерфейса MPU Сигналы данных
0 0 0 0 Недопустимая комбинация -
0 0 0 1
0 0 1 0 i80 системный 16-битный интерфейс DB[17:10], DB[8:1]
0 0 1 1 i80 системный 8-битный интерфейс DB[17:10]
0 1 0 ID Последовательный интерфейс SPI SDI, SDO
0 1 1 * Недопустимая комбинация -
1 0 0 0
1 0 0 1
1 0 1 0 i80 системный 18-битный интерфейс DB[17:0]
1 0 1 1 i80 системный 9-битный интерфейс DB[17:9]
1 1 * * Недопустимая комбинация -

У ILI9325 есть 16-битный индексный регистр (IR), 18-битный регистр записи данных (WDR) и 18 битный регистр чтения данных (RDR). Регистр IR предназначен для сохранения индексной информации из регистров управления и внутреннего ОЗУ (GRAM). Регистр WDR предназначен для временного сохранения данных для записи в регистры управления и внутреннее GRAM. Регистр RDR служит временным хранилищем для данных, прочитанных из GRAM. Записываемые данные из управляющего микроконтроллера (MPU), предназначенные для записи во внутреннее GRAM, сначала записываются в WDR, и затем автоматически, внутренней операцией переносятся в GRAM. Дата из внутреннего GRAM читаются через RDR. Таким образом, при первом чтении данных из ILI9325 GRAM будут прочитаны неправильные данных. Достоверные данные будут прочитаны после выполнения второй операции чтения ILI9325.

Регистры записываются последовательно, по мере выполнения команд.

Система выбора регистров интерфейса i80 с параллельной шиной 8, 9, 16, 18 бит:

Функция RS nWR nRD
Запись индекса в регистр IR 0 0 1
Чтение внутреннего статуса 0 1 0
Запись в регистры управления или во внутреннее GRAM через регистр WDR 1 0 1
Чтение из регистра или внутреннего GRAM через регистр RDR 1 1 0

Система выбора регистров интерфейса SPI:

Функция R/W RS
Запись индекса в регистр IR 0 0
Чтение внутреннего статуса 1 0
Запись в регистры управления или во внутреннее GRAM через регистр WDR 0 1
Чтение из внутреннего GRAM через регистр RDR 1 1

Системный интерфейс ILI9325 предназначен для чтения / записи регистров управления и отображения данных в (GRAM), и интерфейс RGB предназначен для отображения видео. Пользователь может выбрать оптимальный интерфейс для отображения изменяющейся или постоянной картинки для эффективного обмена данными. Все отображаемые данные сохраняются в GRAM, что позволяет уменьшить затраты на обновление изображения - можно передавать только те данные, что должны быть обновлены. Пользователь может обновлять только области GRAM bс помощью функции адресации окна.

Также у ILI9325 есть RGB-интерфейс и VSYNC-интерфейс для отображения движущейся картинки без мерцания экрана. В режиме RGB-интерфейса отображение записанных в GRAM данных управляется сигналам ENABLE, VSYNC, HSYNC, DOTCLK и шиной данных DB[17:0].

[Параллельный RGB-интерфейс]

ILI9325 поддерживает интерфейс RGB и интерфейс VSYNC в качестве внешнего интерфейса для отображения и перемещения картинки. Когда выбран интерфейс RGB, работа дисплея синхронизируется с внешними сигналами VSYNC, HSYNC и DOTCLK. В режиме интерфейса RGB данные (DB17-0) записываются синхронно с этими сигналами, в соответствии с полярностью сигнала разрешения (ENABLE), чтобы избежать искажения картинки и мерцания при обновлении данных экрана.

Счетчик адреса (AC). Это регистр, который дает адрес внутреннего GRAM. Когда в IR записан индекс для установки адреса ОЗУ, эта информация адреса отправляется из IR в AC. По мере записи данных во внутреннее GRAM, адрес в AC автоматически обновляется путем добавления или вычитания 1. Функция адресации окна позволяет записывать данные только в прямоугольную область GRAM, которую пользователь выбирает произвольно.

Графическое ОЗУ (Graphics RAM, GRAM). Это оперативная память из 172820 байт (240 x 320 x 18 / 8), которая хранит растр картинки экрана. Цветовое разрешение составляет 18 бит на точку.

Генератор напряжения управления яркостью. Для отображения 262144 цветов этот блок формирует напряжение для LCD в соответствии с данными уровня серого, установленными в регистре гамма-коррекции.

Контроллер интервалов времени. Этот блок формирует сигналы для работы внутренних схем. Интервалы времени операций с экраном, таких как чтение GRAM, формируются таким образом, чтобы на них не влияли операции доступа со стороны внешнего микроконтроллера.

Генератор тактов (OSC). В ILI9325 есть встроенный RC-генератор. Частота кадров (frame rate) настраивается с помощью установки специального регистра.

Драйвер LCD. Схема драйвера LCD контроллера ILI9325 состоит из 720-канального драйвера тока (S1 .. S720) и 320-канального драйвера ключей (G1 .. G320). Точка экрана фиксируются при вводе 720-го бита данных. Зафиксированные данные управляют драйвером тока и генерируют форму сигнала управления. Драйвер ключей для сканирования выводит уровни либо VGH, либо VGL. Направление сдвига 720 выходов драйвера тока устанавливается битом SS и направление сдвига выходов ключей устанавливается битом GS. Режим сканирования драйвера ключей устанавливается битом SM. Эти биты позволяют установить подходящий для LCD метод сканирования.

Схема питания драйвера LCD. Этот узел формирует уровни напряжения VREG1OUT, VGH, VGL и Vcom для управления LCD.

ILI9325 работает в одном из 4 режимов. Режим отображения можно переключить через регистр управления. При переключении из одного режима в другой следуйте последовательности, описанной в секциях интерфейсов RGB и VSYNC.

Рабочий режим Установка доступа к ОЗУ (RM) Режим работы дисплея
Работа только от внутренних тактов (отображение статических картинок) Системный интерфейс (RM = 0) Работа от внутренних тактов (DM[1:0] = 00)
Интерфейс RGB(1) (отображение изменяющихся картинок) Интерфейс RGB (RM = 1) Интерфейс RGB (DM[1:0] = 01)
Интерфейс RGB(2) (перезапись статических картинок при отображении изменяющихся картинок) Системный интерфейс (RM = 0) Интерфейс RGB (DM[1:0] = 01)
Интерфейс VSYNC (отображение изменяющихся картинок) Системный интерфейс (RM = 0) Интерфейс VSYNC (DM[1:0] = 01)

Примечания:

(1) Регистры устанавливаются только через системный интерфейс или SPI.
(2) Интерфейсы RGB и VSYNC не доступны одновременно.

ILI9325 System and RGB interfaces fig01

Рис. 1. Соединения через системный интерфейс и RGB-интерфейс.

Интерфейс ввода. Ниже показаны системные интерфейсы, доступные для ILI9325. Интерфейс выбирается установкой выводов IM[3:0] (см. выше таблицу состояния выводов IM3, IM2, IM1, IM0). Системный интерфейс используется для установки регистров и доступа к GRAM.

Системный интерфейс i80/18-бит. Этот тип интерфейса выбирается установкой 1010 сигналов IM[3:0].

ILI9325 18 bit System Interface Data Format fig02

Рис. 2. Формат данных 18-битного системного интерфейса.

Системный интерфейс i80/16-бит. Этот тип интерфейса выбирается установкой 0010 сигналов IM[3:0]. 262K или 65K цветов можно отображать через 16-битный интерфейс MPU. Когда отображаются 262K цветов, для 16-битного интерфейса нужно осуществлять две пересылки (1-я передает 2 бита и 2-я 16 бит, или 1-я 16 бит и вторая 2 бита).

TRI DFM Формат данных 16-битного системного интерфейса MPU
0 * Системный 16-битный интерфейс 65536 цветов (1 передача на точку)
ILI9325 16 bit System Interface Data Format fig03a
1 0 Системный 16-битный интерфейс 262144 цветов (2 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03b
1 1 Системный 16-битный интерфейс 262144 цветов (2 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03c

Рис. 3. Формат данных 16-битного системного интерфейса i80.

Системный интерфейс i80/9-бит. Этот тип интерфейса выбирается установкой 1011 сигналов IM[3:0], и для передачи данных используются выводы DB17..DB9. Когда записывается 16-битный регистр, данные делятся на старший байт (передаваемый через 8 бит, младший бит не используется) и младший байт, старший байт передается первым. Отображаемые данные также делятся на старший байт (9 бит) и младший байт, старший байт также передается первым. Не используемые выводы DB[8:0] должны быть подтянуты к GND.

ILI9325 9 bit System Interface Data Format fig04

Рис. 4. Формат данных 9-битного системного интерфейса.

Системный интерфейс i80/8-бит. Этот тип интерфейса выбирается установкой 0011 сигналов IM[3:0], и для передачи данных используются выводы DB17..DB10. Когда записывается 16-битный регистр, данные делятся на старший байт и младший байт, старший байт передается первым. Отображаемые данные также делятся на старший байт (8 бит) и младший байт, старший байт также передается первым. Не используемые выводы DB[9:0] должны быть подтянуты к GND.

TRI DFM Формат данных 8-битного системного интерфейса MPU
0 * Системный 8-битный интерфейс 65536 цветов (2 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03a
1 0 Системный 8-битный интерфейс 262144 цветов (3 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03b
1 1 Системный 8-битный интерфейс 262144 цветов (3 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03c

Рис. 5. Формат данных 8-битного системного интерфейса i80.

Синхронизация передачи данных в режиме 8/9-битного интерфейса. ILI9325 поддерживает функцию синхронизации передачи данных для сброса верхнего и нижнего счетчиков, которые считают количество передач старшего и младшего байт в режиме 8/9-бит интерфейса. Если произошло расхождение в количестве передач старшего и младшего байт из-за шума и других причин, регистр 00h записывается последовательно 4 раза, чтобы сбросить верхний и нижний счетчики, и передача данных перезапустится со старшего байта. Эта функция синхронизации эффективно предотвращает ошибку отображения, если периодически сбрасывать верхний и нижний счетчики.

ILI9325 Data Transfer Sync 8 9 bit System Interface fig06

Рис. 6. Синхронизация передачи данных для системного интерфейса 8/9-бит.

[Интерфейс SPI]

SPI выбирается установкой ножек IM[3:0] в уровни 010x. В режиме SPI используются ножка выборки chip select (nCS), вывод тактов данных (SCL), вывод входа последовательных данных данных (SDI) и вывод выхода последовательных данных (SDO). Вывод ID устанавливает младший бит кода идентификации. Выводы DB[17:0], которые в этом режиме не используются, должны быть подтянуты к GND.

Работа SPI разрешается по спаду уровня nCS и передача данных заканчивается по фронту нарастания nCS. Начальный байт передается для запуска транзакции, и в этом байте передается информация о чтении или записи, и информация RS. Когда начальный байт корректен, последующие данные принимаются контроллером ILI9325.

Седьмой бит начального байта это бит RS. Когда RS = 0, будет выполнена операция записи индекса или операция чтения статуса. Когда RS = 1, то выполняется либо операция записи регистра, либо операция чтения/записи ОЗУ. Восьмой бит начального байта используется для выбора операции чтения или записи (бит R/W). Данные записываются, когда бит R/W = 0, и вычитываются, когда бит R/W = 1.

После приема стартового байта ILI9325 начнет передавать или принимать данные по байтам, каждый байт передается, начиная со старшего бита (MSB). Все регистры ILI9325 16-битные, и для каждого регистра сначала передается старший байт, за ним младший. В режиме SPI при чтении необходима операция пустого чтения (dummy read) 5 байт, и достоверные достоверные данные начинают поступать начиная с 6-го байта.

Формат стартового байта:

Переданные биты S 1 2 3 4 5 6 7 8
Формат start-байта Начало передачи Код ID устройства RS R/W
0 1 1 1 0 ID 1/0 1/0

Примечания: значение бита ID выбирается установкой уровня вывода IM0/ID. В таблице указана не разрядность бит, а их номер в порядке появления (1, 2, .., 8).

Функция бит RS и R/W:

Функция R/W RS
Установка индексного регистра (IR) 0 0
Чтение внутреннего статуса 1 0
Запись регистра или данных внутреннего GRAM 0 1
Чтение регистра или из внутреннего GRAM 1 1

ILI9325 SPI Data Format fig07

Рис. 7. Формат данных интерфейса SPI.

(a) Базовая передача данных через SPI:

ILI9325 SPI data transmission fig08a

(b) Последовательная передача данных через SPI:

ILI9325 SPI data transmission fig08b

Примечание: первый байт после стартового всегда передает старшие 8 бит.

(c) Передача чтения данных GRAM:

ILI9325 SPI data transmission fig08c

Примечание: после стартового байта требуется прочитать 5 ничего не значащих байт (Dummy read n), которые содержат недостоверные данные.

(d) Передача чтения статуса / регистров:

ILI9325 SPI data transmission fig08d

Примечание: после стартового байта нужно прочитать один пустой байт (dummy data read).

Рис. 8. Диаграммы передачи данных через SPI.

(e) Базовая передача данных через SPI:

ILI9325 SPI data transmission fig09e

(f) Передача записи данных в GRAM:

ILI9325 SPI data transmission fig09f

(g) Передача чтения данных из GRAM:

ILI9325 SPI data transmission fig09g

Примечание: после стартового байта нужно прочитать 5 пустых байт (dummy read).

Рис. 9. Диаграммы передачи данных через SPI при TRI=1 и DFM=10.

[Интерфейс VSYNC]

ILI9325 поддерживает интерфейс VSYNC в синхронизации с сигналом синхроимпульса кадра VSYNC, чтобы отображать движущуюся картинку (видео) через системный интерфейс i80. Когда для отображения видео выбран интерфейс VSYNC, минимальная скорость обновления GRAM ограничена интерфейсом VSYNC (данные картинки нужно успеть передать за время периода частоты кадров). Интерфейс VSYNC выбирается уровнями DM[1:0] = 10 и RM = 0.

ILI9325 VSYNC data transmission fig10

Рис. 10. Передача данных через интерфейс VSYNC.

В режиме VSYNC работа дисплея синхронизирована с внутренней частотой и входом VSYNC, и частота смены кадров (frame rate) определяется частотой синхроимпульсов VSYNC. Все данные дисплея сохраняются в GRAM, чтобы минимизировать общие пересылки, необходимые для отображения изменяющейся картинки.

ILI9325 Moving picture data transmission VSYNC fig11

Рис. 11. Передача изменяющейся картинки через интерфейс VSYNC.

ILI9325 operation VSYNC fig12

Рис. 12. Работа через интерфейс VSYNC.

Ограничение по минимальной скорости записи данных во внутреннюю память GRAM через системный интерфейс вычисляется по следующей формуле:

fosc = Fframe * (NL + FP + BP) * RTN * Ffl

Здесь смысл переменных следующий:

fosc Внутренняя частота тактов, Гц
Fframe Частота кадров
NL Количество отображаемых на экране строк
FP Количество "фронтальных" строк (FrontPorch)
BP Количество "задних" строк (BackPorch)
RTN Количество тактовых импульсов на строку (ClockCyclePerLines)
Ffl Возможные изменения частоты (FrequencyFluctuation).

FminRAM = 240 * NL / ((BP + NL - границы) * 16 (тактов) * 1/fosc)

Здесь FminRAM это минимальная скорость записи в GRAM, Гц.

Примечание: когда операция записи в GRAM не началась в момент спада уровня VSYNC, то также необходимо учитывать время от спада VSYNC до начала операции записи в GRAM.

Ниже приведен пример расчета минимальной скорости записи в GRAM и внутренней тактовой частоты в режиме интерфейса VSYNC. Исходные данные:

Размер экрана 240 RGB x 320 строк
При 320 строках NL = 100111
Back porch 14 строк (BP = 1110)
Front porch 2 строки (FP = 0010)
Частота кадров 60 Гц
Frequency fluctuation: 10%

Внутренняя частота тактов, Гц:

fosc = 60 x [320+ 2 + 14] x 16 тактов x (1.1/0.9) = 394 кГц

Примечание: при вычислении внутренней тактовой частоты нужно учитывать возможный её уход (Frequency fluctuation). В вышеприведенном примере вычисления внутренней частоты кадров принимается вариация в пределах границ ±10%. Этот уход частоты возможен из-за различий в условиях техпроцесса LSI, из-за изменений температуры, из-за разброса номиналов внешних резисторов и из-за изменений напряжения питания VCI.

Минимальная скорость записи в GRAM:

FminRAM = 240 x 320 x 394 кГц / ((14 + 320 – 2)строк x 16 тактов) = 5.7 МГц.

Получившееся теоретическое значение вычислено для условий, когда запись данных в GRAM ILI9325 начинается в момент спада уровня VSYNC. Требуется как минимум интервал из 2 строк между физической строкой дисплея и адресом строки GRAM, куда осуществляется запись. Скорость записи в GRAM 5.7 МГц или выше гарантирует завершение операции записи в GRAM до того, как ILI9325 начнет отображать данные на экране, что позволяет обновлять всю картинку на экране без мерцания и искажения изображения.

Замечания по использованию интерфейса VSYNC:

1. Должно удовлетворяться условие минимальной скорости записи в GRAM, с учетом возможного изменения внутренней тактовой частоты.
2. Частота кадров (display frame rate) определяется частотой VSYNC, и период VSYNC должен быть больше, чем период сканирования всей картинки.
3. При переключении из режима внутренней тактовой частоты (DM[1:0] = 00) в режим интерфейса VSYNC или наоборот, переключение начинается со следующего такта VSYNC, т. е. после завершения отображения кадра.
4. Частичное отображение (partial display), вертикальная прокрутка (vertical scroll), функции чересстрочной развертки строк (interlaced scan) недоступны в режиме интерфейса VSYNC, и бит AM устанавливается в 0 для передачи данных дисплея.

Переход системный интерфейс
-> интерфейс VSYNC
Обратный переход интерфейс VSYNC
-> системный интерфейс
ILI9325 interface transition system VSYNC fig13 ILI9325 interface transition VSYNC system fig13

Рис. 13. Переходы между режимами VSYNC режимами использования внутренних тактов.

Примечание: при установке бит регистра DM, RM ввод VSYNC вступает в действие после периода времени прохождения больше одного кадра.

[Интерфейс RGB]

Режим интерфейса RGB выбирается установкой бит RIM[1:0] по следующей таблице.

18-бит интерфейс RGB (262K цветов):

ILI9325 18 bit RGB Interface Data Format fig14

16-бит интерфейс RGB (65K цветов):

ILI9325 16 bit RGB Interface Data Format fig14

6-бит интерфейс RGB (262K цветов):

ILI9325 6 bit RGB Interface Data Format fig14

Рис. 14. Формат данных интерфейса RGB.

Работа дисплея в режиме RGB синхронизируется с сигналами VSYNC, HSYNC и DOTCLK. Интерфейс RGB передает обновленные данные в GRAM функцией высокоскоростной записи, и область обновления определяется функцией адресации окна. Для установки интервалов времени интерфейса RGB используются количества строк начала кадра (Front porch) и конца кадра (Back porch).

ILI9325 GRAM access area by RGB interface fig15

Рис. 15. Доступ к области GRAM через интерфейс RGB.

Примечание: Период front porch продолжается до следующего ввода VSYNC. Во время операции доступа подаются входные такты DOTCLK. Предоставляемые параметры импульсов VSYNC, HSYNC и DOTCLK по частоте должны удовлетворять требованиям разрешающей способности панели LCD.

ILI9325 Timing 18 16 bit RGB interface fig16

Рис. 16. Диаграмма сигналов в режиме интерфейса RGB 18-/16-бит.

VLW: VSYNC low (период лог. 0 синхроимпульса вертикальной развертки)
HLW: HSYNC low (период лог. 0 синхроимпульса горизонтальной развертки)
DTST: data transfer startup time (время установки передачи данных)

ILI9325 Timing 6 bit RGB interface fig17

Рис. 17. Диаграмма сигналов в режиме интерфейса RGB 6-бит.

VLW: VSYNC low (период лог. 0 синхроимпульса вертикальной развертки)
HLW: HSYNC low (период лог. 0 синхроимпульса горизонтальной развертки)
DTST: data transfer startup time (время установки передачи данных)

Примечания: в режиме 6-бит интерфейса RGB каждый цвет точки (R, G и B) передается синхронно с тактами DOTCLK. Набор тактов VSYNC, HSYNC и ENABLE по длительности должен нацело делиться на 3 такта DOTCLK.

Изменяющаяся картинка. RGB-интерфейс ILI9325 имеет возможность отображать изменяемую область экрана в памяти GRAM со следующими преимуществами:

• Определена функция адресации окна для обновления области GRAM.
• В GRAM обновляется только определенная область экрана.
• При отображении изменяющейся картинки в режиме интерфейса RGB, DB[17:0] могут переключаться для обновления регистров и "постоянной" области экрана, где могут быть расположены другие графические элементы, такие как иконки, значки, кнопки.

Доступ к GRAM через системный интерфейс в режиме интерфейса RGB. ILI9325 позволяет осуществлять доступ к GRAM через системный интерфейс в режиме интерфейса RGB. При этом данные записываются во внутреннюю память GRAM синхронно с сигналами DOTCLK и ENABLE. Когда данные записываются во внутреннюю память GRAM через системный интерфейс, ENABLE устанавливается для завершения интерфейса RGB и переключения в системный интерфейс, чтобы обновить регистры (RM = 0) и "постоянную" область картинки в GRAM. Когда перезапускается доступ к RAM в режиме интерфейса RGB, ожидают один цикл чтения/записи и затем устанавливают RM = 1 и индексный регистр в R22h, чтобы начать доступ к GRAM через интерфейс RGB. Если конфликтуют два интерфейса при доступе к GRAM, нет гарантии, что данные будут записаны во внутреннюю память GRAM.

На следующем рисунке показана работа ILI9325 при отображении картинки через интерфейс RGB и перезапись "постоянной" области памяти через системный интерфейс.

ILI9325 example update still and moving picture fig18

Рис. 18. Пример обновления "постоянной" и изменяющейся картинки на экране.

6-битный интерфейс RGB. Этот режим интерфейса RGB выбирается установкой бит RIM[1:0] в 10. Работа дисплея синхронизируется сигналами VSYNC, HSYNC и DOTCLK. Отображаемые данные передаются во внутреннюю память GRAM синхронно работой экрана через 6-разрядную шину данных RGB (DB[17:12]), в соответствии с сигналом разрешения данных (ENABLE). Не используемые выводы (DB[11:0]) должны быть притянуты к постоянному уровню GND. Регистры можно устанавливать через системный интерфейс (i80/SPI).

ILI9325 RGB interface 6 bit data bus

Синхронизация передачи данных в режиме 6-битного интерфейса RGB. У ILI9325 есть счетчики передач данных для подсчета первой, второй и третьей передач данных в режиме интерфейса 6-bit RGB. Счетчик передач всегда сбрасывается в состояние первой передачи данных по спаду уровня сигнала VSYNC. Если произойдет несовпадение в количестве каждой из передач, то счетчик сбросится в состояние первой передачи данных в момент начала кадра (т. е. на спаде VSYNC) для перезапуска на следующем кадре передачи данных в правильном порядке. Эта функция целесообразна для отображения меняющейся картинки, которая требует последовательных передач данных в свете минимизации эффектов от ошибочных передач данных и для того, чтобы система могла вернуться к своему нормальному состоянию. Обратите внимание, что внутренняя работа дисплея выполняется в единицах пикселей (RGB: берутся 3 входа DOTCLK). Соответственно количество входов DOTCLK в периоде одного кадра должно делиться на 3 для выполнения полной корректной передачи данных. Иначе это повлияет на отображение текущего и следующего кадра.

ILI9325 data transfer synchronization 6 bit RGB interface

16-битный интерфейс RGB. Этот режим выбирается установкой бит RIM[1:0] в состояние 01. Работа дисплея синхронизируется сигналами VSYNC, HSYNC и DOTCLK. Отображаемые данные передаются во внутреннюю память GRAM синхронно с работой дисплея через 16-битную шину данных RGB (DB17-13, DB11-1) в соответствии с сигналом разрешения данных (ENABLE). Регистры устанавливаются только через системный интерфейс.

16-битный интерфейс RGB (65K цветов):

ILI9325 16 bit RGB interface

18-битный интерфейс RGB. Этот режим выбирается установкой бит RIM[1:0] в состояние 00. Работа дисплея синхронизируется сигналами VSYNC, HSYNC и DOTCLK. Отображаемые данные передаются во внутреннюю память GRAM синхронно с работой дисплея через 18-битную шину данных RGB (DB17:0) в соответствии с сигналом разрешения данных (ENABLE). Регистры устанавливаются только через системный интерфейс.

18-битный интерфейс RGB:

ILI9325 18 bit RGB interface

1. Следующие функции недоступны в режиме ввода через интерфейс RGB (в сравнении с системным интерфейсом i80):

Функция Интерфейс RGB Интерфейс i80
Частичное отображение (Partial display) Недоступно Есть
Прокрутка (scroll) Недоступно Есть
Чересстрочная развертка (Interlaced scan) Недоступно Есть

2. Должны быть предоставлены периодические сигналы VSYNC, HSYNC и DOTCLK.

3. Периоды, установленные битами NO[1:0] (период не перекрытия выходов ключей), битами STD[1:0] (период задержки выходов источников тока) и битами EQ[1:0] (период регулирования), основаны не на внутренней тактовой частоте, а на частоте DOTCLK.

4. В режиме 6-битного интерфейса RGB каждая точка RGB передается синхронно с входом DOTCLK. Другими словами, для передачи одной точки проходит 3 входных импульса DOTCLK. В режиме 6-битного интерфейса RGB необходимо гарантировать целостную передачу данных в единицах 3 импульсов DOTCLK.

5. В режиме 6-битного интерфейса RGB данные одной точки, которая состоит из точек RGB, передаются в единицах 3 DOTCLK. Соответственно установите цикл каждого сигнала в режиме 6-битного интерфейса (VSYNC, HSYNC, ENABLE, DB[17:0]), чтобы происходило нацело делящееся на 3 количество вводов DOTCLK в единицах точек.

6. Когда происходит переключение из внутреннего режима работы (внутреннее тактирование) в режим ввода через интерфейс RGB (или наоборот), следуйте последовательности, показанной на рис. 19.

Переключение с внутреннего тактирования
на тактирование от интерфейса RGB
Обратное переключение: с тактирования
от интерфейса RGB на внутреннее тактирование
ILI9325 switching clock operation internal RGB fig19 ILI9325 switching clock operation RGB internal fig19

Рис. 19. Переключение между режимами внутреннего тактирования и интерфейсом RGB.

7. В режиме интерфейса RGB, период front porch продолжается до момента появления следующего синхроимпульса VSYNC после отрисовки одного кадра.

8. В режиме интерфейса RGB адрес ОЗУ (AD[15:0]) устанавливает адрес счетчика каждого кадра на каждом спаде уровня синхроимпульса VSYNC.

Переход от записи в GRAM через
интерфейс RGB к записи
через системный интерфейс
Обратный переход: от записи в GRAM
через системный интерфейс
к записи через интерфейс RGB
ILI9325 GRAM access between system interface and RGB interface fig20a ILI9325 GRAM access between system interface and RGB interface fig20b

Рис. 20. Доступ к GRAM между системным интерфейсом и интерфейсом RGB.

Ниже показаны диаграммы сигналов управления панели LCD в режиме внутреннего тактирования и в режимах RGB.

ILI9325 relationship between RGB interface signals and LCD driving signals fig21

Рис. 21. Взаимосвязь между сигналами интерфейса RGB и управляющими сигналами панели LCD.

[Описание регистров]

Доступ к регистрам. ILI9325 адаптирует архитектуру интерфейса 18-битной шины для высокопроизводительного микропроцессора. Все функциональные блоки ILI9325 начинают работать после приема корректной инструкции от внешнего микропроцессора. Инструкция приходит через 18-, 16-, 9-, или 8-битный интерфейс. Индексный регистр (IR) хранит адрес регистра, в который будут записана инструкция и отображаемые данные. Сигнал выбора регистра (RS), сигналы чтения/записи (nRD/nWR) и шина данных D17-0 используются для чтения/записи инструкций и данных из/в ILI9325. Регистры ILI9325 делятся по следующим групповым категориям.

1. Установка индексного регистра (IR).
2. Чтение статуса.
3. Управление дисплеем.
4. Управление питанием.
5. Обработка графических данных.
6. Установка внутреннего адреса GRAM (AC).
7. Перемещение данных во внутреннюю память GRAM и из неё (R22).
8. Внутренняя гамма-коррекция градаций серого (R30 .. R39).

Обычно чаще всего обновляются отображаемые данные (содержимое GRAM), и поскольку ILI9325 может автоматически обновить внутренний адрес GRAM, пока данные записываются во внутреннюю память GRAM, и есть возможность минимизации передачи данных при использовании функции адресации окна, снижается нагрузка по передаче данных на микропроцессор. Как показано на рисунках ниже, способ доступа данных к битам 16-разрядных регистров (D[15:0]) изменяется в зависимости от используемого интерфейса. Управляйте регистрами в соответствии со следующим форматом передачи данных.

Доступ к регистру через SPI:

ILI9325 register setting with SPI fig22

Рис. 22. Установка регистра через SPI.

Системная 18-битная шина данных интерфейса i80/M68:

ILI9325 register setting with i80 System Interface fig23a

Системная 16-битная шина данных интерфейса i80/M68:

ILI9325 register setting with i80 System Interface fig23b

Системная 9-битная шина данных интерфейса i80/M68:

ILI9325 register setting with i80 System Interface fig23c

Системная 8-битная шина данных интерфейса i80/M68 / интерфейс SPI (2/3 передачи):

ILI9325 register setting with i80 System Interface fig23d

Рис. 23. Установка регистра через системный интерфейс i80.

Интервалы времени записи регистра системного 18-/16-битного интерфейса i80:

ILI9325 Timing i80 System Interface 18 16 bit write fig24a

Интервалы времени чтения регистра системного 18-/16-битного интерфейса i80:

ILI9325 Timing i80 System Interface 18 16 bit read fig24b

Интервалы времени записи регистра системного 9-/8-битного интерфейса i80:

ILI9325 Timing i80 System Interface 9 8 bit write fig24c

Интервалы времени чтения регистра системного 9-/8-битного интерфейса i80:

ILI9325 Timing i80 System Interface 9 8 bit read fig24d

Рис. 24. Диаграммы чтения/записи интерфейса через системный интерфейс i80.

Таблица инструкций ILI9325:

Функция D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
IR Index Register - - - - - - - - ID7 ID6 ID5 ID4 ID3 ID2 ID1 ID0
00h Driver Code Read 1 0 0 1 0 0 1 1 0 0 1 0 0 1 0 1
01h Driver Output Control 1 0 0 0 0 0 SM 0 SS 0 0 0 0 0 0 0 0
02h Управление LCD 0 0 0 0 0 0 B/C EOR 0 0 0 0 0 0 0 0
03h Entry Mode TRI DFM 0 BGR 0 0 0 0 ORG 0 I/D1 I/D0 AM 0 0 0
04h Resize Control 0 0 0 0 0 0 RCV1 RCV0 0 0 RCH1 RCH0 0 0 RSZ1 RSZ0
07h Display Control 1 0 0 PTDE1 PTDE0 0 0 0 BASEE 0 0 GON DTE CL 0 D1 D0
08h Display Control 2 0 0 0 0 FP3 FP2 FP1 FP0 0 0 0 0 BP3 BP2 BP1 BP0
09h Display Control 3 0 0 0 0 0 PTS2 PTS1 PTS0 0 0 PTG1 PTG0 ISC3 ISC2 ISC1 ISC0
0Ah Display Control 4 0 0 0 0 0 0 0 0 0 0 0 0 FMARKOE FMI2 FMI1 FMI0
0Ch RGB Display Interface Control 1 0 ENC2 ENC1 ENC0 0 0 0 RM 0 0 DM1 DM0 0 0 RIM1 RIM0
0Dh Frame Maker Position 0 0 0 0 0 0 0 FMP8 FMP7 FMP6 FMP5 FMP4 FMP3 FMP2 FMP1 FMP0
0Fh RGB Display Interface Control 2 0 0 0 0 0 0 0 0 0 0 0 VSPL HSPL 0 DPL EPL
10h Power Control 1 0 0 0 SAP 0 BT2 BT1 BT0 APE AP2 AP1 AP0 0 0 SLP STB
11h Power Control 2 0 0 0 0 0 DC12 DC11 DC10 0 DC02 DC01 DC00 0 VC2 VC1 VC0
12h Power Control 3 0 0 0 0 0 0 0 0 VCIRE 0 0 PON VRH3 VRH2 VRH1 VRH0
13h Power Control 4 0 0 0 VDV4 VDV3 VDV2 VDV1 VDV0 0 0 0 0 0 0 0 0
20h Horizontal GRAM Address Set 0 0 0 0 0 0 0 0 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0
21h Vertical GRAM Address Set 0 0 0 0 0 0 0 AD16 AD15 AD14 AD13 AD12 AD11 AD10 AD9 AD8
22h Write Data to GRAM Записываемые в ОЗУ данные (WD17-0) / читаемые данные (RD17-0) передаются через разные линии шины данных в зависимости от типа выбранного интерфейса.
29h Power Control 7 0 0 0 0 0 0 0 0 0 0 VCM5 VCM4 VCM3 VCM2 VCM1 VCM0
2Bh Frame Rate and Color Control 0 0 0 0 0 0 0 0 0 0 0 0 FRS[3] FRS[2] FRS[1] FRS[0]
30h Gamma Control 1 0 0 0 0 0 KP1[2] KP1[1] KP1[0] 0 0 0 0 0 KP0[2] KP0[1] KP0[0]
31h Gamma Control 2 0 0 0 0 0 KP3[2] KP3[1] KP3[0] 0 0 0 0 0 KP2[2] KP2[1] KP2[0]
32h Gamma Control 3 0 0 0 0 0 KP5[2] KP5[1] KP5[0] 0 0 0 0 0 KP4[2] KP4[1] KP4[0]
35h Gamma Control 4 0 0 0 0 0 RP1[2] RP1[1] RP1[0] 0 0 0 0 0 RP0[2] RP0[1] RP0[0]
36h Gamma Control 5 0 0 0 VRP1[4] VRP1[3] VRP1[2] VRP1[1] VRP1[0] 0 0 0 0 VRP0[3] VRP0[2] VRP0[1] VRP0[0]
37h Gamma Control 6 0 0 0 0 0 KN1[2] KN1[1] KN1[0] 0 0 0 0 0 KN0[2] KN0[1] KN0[0]
38h Gamma Control 7 0 0 0 0 0 KN3[2] KN3[1] KN3[0] 0 0 0 0 0 KN2[2] KN2[1] KN2[0]
39h Gamma Control 8 0 0 0 0 0 KN5[2] KN5[1] KN5[0] 0 0 0 0 0 KN4[2] KN4[1] KN4[0]
3Ch Gamma Control 9 0 0 0 0 0 RN1[2] RN1[1] RN1[0] 0 0 0 0 0 RN0[2] RN0[1] RN0[0]
3Dh Gamma Control 10 0 0 0 VRN1[4] VRN1[3] VRN1[2] VRN1[1] VRN1[0] 0 0 0 0 VRN0[3] VRN0[2] VRN0[1] VRN0[0]
50h Horizontal Address Start Position 0 0 0 0 0 0 0 0 HSA7 HSA6 HSA5 HSA4 HSA3 HSA2 HSA1 HSA0
51h Horizontal Address End Position 0 0 0 0 0 0 0 0 HEA7 HEA6 HEA5 HEA4 HEA3 HEA2 HEA1 HEA0
52h Vertical Address Start Position 0 0 0 0 0 0 0 VSA8 VSA7 VSA6 VSA5 VSA4 VSA3 VSA2 VSA1 VSA0
53h Vertical Address End Position 0 0 0 0 0 0 0 VEA8 VEA7 VEA6 VEA5 VEA4 VEA3 VEA2 VEA1 VEA0
60h Driver Output Control 2 GS 0 NL5 NL4 NL3 NL2 NL1 NL0 0 0 SCN5 SCN4 SCN3 SCN2 SCN1 SCN0
61h Base Image Display Control 0 0 0 0 0 0 0 0 0 0 0 0 0 NDL VLE REV
6Ah Vertical Scroll Control 0 0 0 0 0 0 0 VL8 VL7 VL6 VL5 VL4 VL3 VL2 VL1 VL0
80h Partial Image 1 Display Position 0 0 0 0 0 0 0 PTDP08 PTDP07 PTDP06 PTDP05 PTDP04 PTDP03 PTDP02 PTDP01 PTDP00
81h Partial Image 1 Area (Start Line) 0 0 0 0 0 0 0 PTSA08 PTSA07 PTSA06 PTSA05 PTSA04 PTSA03 PTSA02 PTSA01 PTSA00
82h Partial Image 1 Area (End Line) 0 0 0 0 0 0 0 PTEA08 PTEA07 PTEA06 PTEA05 PTEA04 PTEA03 PTEA02 PTEA01 PTEA00
83h Partial Image 2 Display Position 0 0 0 0 0 0 0 PTDP18 PTDP17 PTDP16 PTDP15 PTDP14 PTDP13 PTDP12 PTDP11 PTDP10
84h Partial Image 2 Area (Start Line) 0 0 0 0 0 0 0 PTSA18 PTSA17 PTSA16 PTSA15 PTSA14 PTSA13 PTSA12 PTSA11 PTSA10
85h Partial Image 2 Area (End Line) 0 0 0 0 0 0 0 PTEA18 PTEA17 PTEA16 PTEA15 PTEA14 PTEA13 PTEA12 PTEA11 PTEA10
90h Panel Interface Control 1 0 0 0 0 0 0 DIVI1 DIVI00 0 0 0 0 RTNI3 RTNI2 RTNI1 RTNI0
92h Panel Interface Control 2 0 0 0 0 0 NOWI2 NOWI1 NOWI0 0 0 0 0 0 0 0 0
95h Panel Interface Control 4 0 0 0 0 0 0 DIVE1 DIVE0 0 0 RTNE5 RTNE4 RTNE3 RTNE2 RTNE1 RTNE0
A1h OTP VCM Programming Control 0 0 0 0 OTP_
PGM_EN
0 0 0 0 0 VCM_
OTP5
VCM_
OTP4
VCM_
OTP3
VCM_
OTP2
VCM_
OTP1
VCM_
OTP0
A2h OTP VCM Status and Enable PGM_
CNT1
PGM_
CNT0
VCM_
D5
VCM_
D4
VCM_
D3
VCM_
D2
VCM_
D1
VCM_
D0
0 0 0 0 0 0 0 VCM_
EN
A5h OTP Programming ID Key KEY
15
KEY
14
KEY
13
KEY
12
KEY
11
KEY
10
KEY
9
KEY
8
KEY
7
KEY
6
KEY
5
KEY
4
KEY
3
KEY
2
KEY
1
KEY
0

Важное замечание по доступу к регистрам: индексный регистр (Index Register, IR) записывается, когда сигнал RS = 0. Регистр кода устройства (ID code, R00h) работает только на чтение, и считывается при RS = 1. Остальные регистры (R01h .. RA5h) предназначены только для записи, и записываются при RS = 1.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
- - - - - - - - ID7 ID6 ID5 ID4 ID3 ID2 ID1 ID0

Индексный регистр задает адрес регистра (R00h .. RFFh) или ячейки ОЗУ, к которым осуществляется доступ.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
1 0 0 1 0 0 1 1 0 0 1 0 0 1 0 1

При чтении этого регистра будет возвращен код 9325h (1001 0011 0010 0101).

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 SM 0 SS 0 0 0 0 0 0 0 0

SS выбирает направление сдвига выходов драйвера тока. Когда SS = 0, направление сдвига от S1 до S720. Когда SS = 1, направление сдвига обратное от S720 до S1.

В дополнение к установке направления сдвига SS и бит BGR требуется изменение назначения точек R, G, B для выводов драйвера тока.

Когда изменяются биты SS или BGR, данные ОЗУ должны быть перезаписаны.

SM устанавливает расположение выводов выходов драйвера в комбинации с битом GS (R60h) для выбора оптимального режима сканирования.

SM GS Направление сканирования Последовательность активации
выходов драйвера
0 0 ILI9325 Scan Direction 00 G1, G2, G3, G4, ..., G316,
G317, G318, G319, G320
0 1 ILI9325 Scan Direction 01 G320, G319, G318, ...,
G6, G5, G4, G3, G2, G1
1 0 ILI9325 Scan Direction 10 G1, G3, G5, G7, ..., G311,
G313, G315, G317, G319,

G2, G4, G6, G8, ..., G312,
G314, G316, G318, G320
1 1 ILI9325 Scan Direction 11 G320, G318, G316, ...,
G10, G8, G6, G4, G2,

G319, G317, G315, ...,
G9, G78, G5, G3, G1

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 1 B/C EOR 0 0 0 0 0 0 0 0

B/C 0: инверсия кадра/поля (Frame/Field), 1: инверсия строки.

EOR EOR = 1 и B/C=1 устанавливают инверсию строки.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
TRI DFM 0 BGR 0 0 0 0 ORG 0 I/D1 I/D0 AM 0 0 0

AM управляет направлением обновления GRAM. При AM = 0 адрес обновляется при записи в горизонтальном направлении. При AM = 1 адрес обновляется при записи в вертикальном направлении.

Когда регистрами R50h .. R53h установлена область окна, обновляется только адресованная область GRAM, в соответствии с установками бит I/D[1:0] и AM.

I/D[1:0] управляет счетчиком адреса (AC) для автоматического инкремента или декремента на 1, когда обновляется один пиксель данных экрана (см. рис. 25 ниже).

  I/D[1:0] = 00
По горизонтали: декремент,
по вертикали: декремент.
I/D[1:0] = 01
По горизонтали: инкремент,
по вертикали: декремент.
I/D[1:0] = 10
По горизонтали: декремент,
по вертикали: инкремент.
I/D[1:0] = 11
По горизонтали: инкремент,
по вертикали: инкремент.
AM = 0
Обновление горизонтальное.
ILI9325 GRAM access direction AM0 ID00 fig25a ILI9325 GRAM access direction AM0 ID01 fig25b ILI9325 GRAM access direction AM0 ID10 fig25c ILI9325 GRAM access direction AM0 ID11 fig25d
AM = 1
Обновление вертикальное.
ILI9325 GRAM access direction AM1 ID00 fig25e ILI9325 GRAM access direction AM1 ID01 fig25f ILI9325 GRAM access direction AM1 ID10 fig25g ILI9325 GRAM access direction AM1 ID11 fig25h

Рис. 25. Настройка направления доступа к GRAM.

ORG перемещает оригинальный адрес для установки ID, когда задано адресное окно. Эта функция разрешена, когда запись данных области окна осуществляется высокоскоростной записью в ОЗУ (high-speed RAM write).

ORG = 0: оригинальный адрес не перемещается. В этом случае указывается адрес для начала операции записи в соответствии с картой адресов GRAM внутри области адресованного окна.

ORG = 1: оригинальный адрес 00000h перемещается в соответствии с установкой I/D[1:0].

Примечания: Когда ORG=1, только оригинальный адрес 00000h может быть установлен в регистрах установки адреса ОЗУ R20h и R21h. При операции чтения ОЗУ убедитесь, что установлено ORG=0.

BGR меняет порядок записываемых данных R и B в памяти GRAM. BGR=0: для записи данных точки используется порядок цветов RGB. BGR=1: для записи данных точки используется порядок цветов BGR.

TRI когда TRI = 1, данные перемещаются во внутреннее ОЗУ в режиме 8-бит x 3 через 8-битный интерфейс. Есть возможность отправлять данные через 16-битный интерфейс или SPI, что реализует отображение 262k цветов в комбинации с битами DFM. Когда эти режимы интерфейса не используются, гарантируйте установку TRI = 0.

DFM устанавливает режим перемещения данных во внутреннее ОЗУ, когда TRI = 1. Для получения подробной информации см. рисунки ниже.

TRI DFM Формат данных 16-битного системного интерфейса MPU
0 * Системный 16-битный интерфейс 65536 цветов (1 передача на точку)
ILI9325 16 bit System Interface Data Format fig03a
1 0 Системный 16-битный интерфейс 262144 цветов (2 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03b
1 1 Системный 16-битный интерфейс 262144 цветов (2 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03c

Рис. 26. Формат данных 16-битного системного интерфейса MPU.

TRI DFM Формат данных 8-битного системного интерфейса MPU
0 * Системный 8-битный интерфейс 65536 цветов (2 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03a
1 0 Системный 8-битный интерфейс 262144 цветов (3 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03b
1 1 Системный 8-битный интерфейс 262144 цветов (3 передачи на точку)
ILI9325 16 bit System Interface Data Format fig03c

Рис. 27. Формат данных 8-битного системного интерфейса MPU.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 RCV1 RCV0 0 0 RCH1 RCH0 0 0 RSZ1 RSZ0

RSZ[1:0] устанавливает коэффициент масштабирования (resizing factor). Когда биты RSZ установлены для изменения размера картинки, ILI9325 записывает данные в соответствии с коэффициентом масштабирования, так что оригинальное изображение отображается по горизонтали и вертикали в соответствии с этим коэффициентом (см. "Функция масштабирования").

RSZ[1:0] Коэффициент масштабирования (resizing factor)
00 Нет изменения размера (x1)
01 x1/2
10 Запрещенная установка
11 x1/4

RCH[1:0] устанавливает количество оставшихся точек в горизонтальном направлении, когда изменяется размер картинки. Путем указания этого параметра данные могут передаваться без учета оставшихся точек. Убедитесь, что RCH = 2h, когда функция масштабирования не используется (RSZ = 2h), или здесь нет оставшихся точек.

RCH[1:0] Количество оставшихся точек в горизонтальном направлении
00 0 пикселей*
01 1 пиксель
10 2 пикселя
11 3 пикселя

Примечание *: 1 пиксель соответствует цветам RGB для одной точки экрана.

RCV[1:0] устанавливает количество оставшихся точек в вертикальном направлении, когда изменяется размер картинки. Путем указания этого параметра данные могут передаваться без учета оставшихся точек. Убедитесь, что RCV = 2h, когда функция масштабирования не используется (RSZ = 2h), или здесь нет оставшихся точек.

RCV[1:0] Количество оставшихся точек в вертикальном направлении
00 0 пикселей
01 1 пиксель
10 2 пикселя
11 3 пикселя

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 PTDE1 PTDE0 0 0 0 BASEE 0 0 GON DTE CL 0 D1 D0

D[1:0] Установка D[1:0]=11 включает панель экрана, и D[1:0]=00 выключает панель экрана. Графический дисплей включается на панели, когда записывается D1 = 1, и выключается, когда записывается D1 = 0.

Когда записывается D1 = 0, графические данные остаются во внутренней памяти GRAM, и ILI9325 отобразит эти данные, когда будет записано D1 = 1. При D1 = 0, т. е. когда ничего не отображается, все выходы источников тока переходят на уровень GND для уменьшения токов заряда/разряда, которые генерируются при управлении кристаллов LCD переменным (AC) напряжением.

Когда экран выключен установкой D[1:0] = 01, ILI9325 продолжает выполнять свои внутренние функции дисплей. Когда дисплей выключается установкой D[1:0] = 00, внутреннее функционирование ILI9325 полностью останавливается. В комбинации с установкой GON, DTE, установка D[1:0] управляет включением/выключением дисплея.

D1 D0 BASEE Выходы Source, VCOM Внутреннее функционирование ILI9325
0 0 0 GND (экран выключен) Приостановка
0 1 1 Работает
1 0 0 Экран не светится (non-lit display level)
1 1 0
1 1 1 Базовое отображение

Примечания:

1. Операция записи данных от управляющего микроконтроллера работает независимо от установки бит D[1:0].
2. Установка D[1:0] достоверна на обоих экранах, первом и втором.
3. Уровень, когда дисплей не светится (non-lit display level) от выходов источников тока определяется инструкцией (PTS).

CL Когда CL = 1, выбран режим экрана из 8 цветов.

CL Количество цветов
0 262144
1 8

GON и DTE устанавливают выходной уровень драйверов ключей G1 .. G320 следующим образом:

GON DTE G1 .. G320 Gate Output
0 0 VGH
0 1
1 0 VGL
1 1 Нормальное отображение

BASEE бит разрешения отображения основной картинки (base image display enable). Когда BASEE = 0, никакая базовая картинка не отображается. ILI9325 переводит кристаллы в уровень отсутствие свечения (non-lit display level), или отображает только частичные картинки (partial images). Когда BASEE = 1, отображается основная картинка (base image). Установка D[1:0] имеет приоритет выше, чем BASEE.

PTDE[1:0] биты разрешения частичного отображения (Partial image 2 и Partial image 1). PTDE1/0 = 0: partial image выключается, отображается только основная картинка. PTDE1/0 = 1: включается partial image. Бит BASEE устанавливается в 0.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 FP3 FP2 FP1 FP0 0 0 0 0 BP3 BP2 BP1 BP0

FP[3:0]/BP[3:0]

Биты FP[3:0] и BP[3:0] задают количество строк периодов front porch и back porch (бордюры изображения). Когда устанавливается значение FP[3:0] и BP[3:0], должны удовлетворяться следующие условия:

BP + FP ≤ 16 строк
FP ≥ 2 строк
BP ≥ 2 строк

Рабочий режим BP FP BP+FP
Системный интерфейс i80 BP ≥ 2 FP ≥ 2 FP + BP ≤ 16
Интерфейс RGB BP ≥ 2 FP ≥ 2 FP + BP ≤ 16
Интерфейс VSYNC BP ≥ 2 FP ≥ 2 FP + BP ≤ 16

Ниже в таблице приведены значения бит BP[3:0] и FP[3:0] для каждого рабочего режима.

FP[3:0] Количество строк Front Porch
BP[3:0] Количество строк Back Porch
0000 Запрещенная установка ILI9325 FP BP bit settings

Примечание: тайминг выходов управления
LCDзадерживается на период 2 строк от
входного сигнала синхронизации.
0001
0010 2 строки
0011 3 строки
0100 4 строки
0101 5 строк
0110 6 строк
0111 7 строк
1000 8 строк
1001 9 строк
1010 10 строк
1011 11 строк
1100 12 строк
1101 13 строк
1110 14 строк
1111 Запрещенная установка

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 PTS2 PTS1 PTS0 0 0 PTG1 PTG0 ISC3 ISC2 ISC1 ISC0

ISC[3:0] задает интервал цикла сканирования драйвера ключей в области отсутствия изображения, когда PTG[1:0]=10 для выбора интервала сканирования. Тогда цикл сканирования устанавливается как нечетное число от 0 .. 29 периодов кадров. Полярность инвертируется через каждый цикл сканирования.

ISC3 ISC2 ISC1 ISC0 Цикл сканирования fFLM = 60 Гц
0 0 0 0 0 кадров -
0 0 0 1 1 кадр 17 мс
0 0 1 0 3 кадра 50 мс
0 0 1 1 5 кадров 84 мс
0 1 0 0 7 кадров 117 мс
0 1 0 1 9 кадров 150 мс
0 1 1 0 11 кадров 184 мс
0 1 1 1 13 кадров 217 мс
1 0 0 0 15 кадров 251 мс
1 0 0 1 17 кадров 284 мс
1 0 1 0 19 кадров 317 мс
1 0 1 1 21 кадр 351 мс
1 1 0 0 23 кадра 384 мс
1 1 0 1 25 кадров 418 мс
1 1 1 0 27 кадров 451 мс
1 1 1 1 29 кадров 484 мс

PTG[1:0] устанавливает режим сканирования для не отображаемой области (non-display).

PTG1 PTG0 Состояние в не отображаемой области экрана
Выходы ключей (Gate) Выходы источников тока (Source) Выходы VCOM
0 0 Нормальное сканирование Устанавливается битами PTS[2:0] VcomH/VcomL
0 1 Запрещенная установка - -
1 0 Интервал сканирования Устанавливается битами PTS[2:0] VcomH/VcomL
1 1 Запрещенная установка - -

PTS[2:0] устанавливает выходной уровень источников тока в области отсутствия изображения периода сканирования (период front porch / back porch и blank area между partial displays).

Когда PTS[2] = 1, работа усилителей, которые генерируют уровни серого, отличные от V0 и V63, приостанавливается, и частота тактов повышающих преобразователей становится наполовину меньше от номинальной в области отсутствия изображения (чтобы уменьшить потребление энергии).

PTS[2:0] Выходной уровень источников тока (Source) Работа усилителя уровня серого
Частота тактов повышающего преобразователя
Положительная полярность Отрицательная полярность
000 V63 V0 V63 .. V0 Установка регистров (DC1, DC0)
001 Запрещенная установка - -
010 GND GND V63 .. V0 Установка регистров (DC1, DC0)
011 Hi-Z Hi-Z V63 .. V0 Установка регистров (DC1, DC0)
100 V63 V0 V63 и V0 Частота, установленная DC1, DC0
101 Запрещенная установка - -
110 GND GND V63 и V0 Частота, установленная DC1, DC0
111 Hi-Z Hi-Z V63 и V0 Частота, установленная DC1, DC0

Примечания:

1. Эффективность энергопотребления может быть улучшена путем приостановки работы усилителей уровня серого и замедления работы умножителей напряжения в области отсутствия отображения периода сканирования (non-display drive period).
2. Уровень выхода ключей в области отсутствия свечения экрана (non-lit display area) определяется битами PTG[1:0].

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 0 0 FMARKOE FMI2 FMI1 FMI0

FMI[2:0] устанавливает интервал выхода сигнала FMARK в соответствии с циклом перезаписи данных экрана и скоростью передачи данных.

FMI[2:0] Интервал выхода
000 1 кадр
001 2 кадра
011 4 кадра
101 6 кадров
Другие значения Запрещенная установка

FMARKOE когда FMARKOE=1, ILI9325 начинает выводить сигнал FMARK вы выходном интервале, установленном битами FMI[2:0].

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 ENC2 ENC1 ENC0 0 0 0 RM 0 0 DM1 DM0 0 0 RIM1 RIM0

RIM[1:0] выбирает ширину данных интерфейса RGB.

RIM1 RIM0 Режим интерфейса RGB
0 0 18-bit RGB interface (1 передача на пиксель), шина DB[17:0]
0 1 16-bit RGB interface (1 передача на пиксель), шина DB[17:13] и DB[11:1]
1 0 6-bit RGB interface (3 передачи на пиксель), шина DB[17:12]
1 1
Запрещенная установка

Примечания:

1. Регистры устанавливаются только через системный интерфейс.
2. Убедитесь, что завершилась передача данных для одного пикселя (3 цветовые точки), когда происходит переключение интерфейса.

DM[1:0] выбирает режим работы дисплея.

DM1 DM0 Интерфейс дисплея
0 0 Внутреннее системное тактирование
0 1 Интерфейс RGB
1 0 Интерфейс VSYNC
1 1 Запрещенная установка

Установка бит DM[1:0] позволяет переключаться между режимом внутреннего тактирования и режимом интерфейса, управляемого внешними сигналами. Однако запрещено переключение между режимами интерфейса RGB и интерфейса VSYNC.

RM выбирает интерфейс для доступа к GRAM. Установите RM = 1, когда записываются данные через интерфейс RGB.

RM Интерфейс доступа к ОЗУ дисплея
0 Системный интерфейс / интерфейс VSYNC
1 Интерфейс RGB

Состояние экрана Рабочий режим Доступ к ОЗУ (RM) Режим работы дисплея (DM[1:0])
Статическая картинка Работа только от внутренних тактов Системный интерфейс (RM = 0) Работа от внутренних тактов (DM[1:0] = 00)
Изменяющиеся картинки Интерфейс RGB(1) Интерфейс RGB (RM = 1) Интерфейс RGB (DM[1:0] = 01)
Перезапись области статической картинки, когда интерфейс RGB отображает изменяющиеся картинки Интерфейс RGB(2) Системный интерфейс (RM = 0) Интерфейс RGB (DM[1:0] = 01)
Изменяющиеся картинки Интерфейс VSYNC Системный интерфейс (RM = 0) Интерфейс VSYNC (DM[1:0] = 01)

Примечания:

(1) Регистры устанавливаются только через системный интерфейс или SPI.
(2) Интерфейсы RGB и VSYNC не доступны одновременно.
(3) См. алгоритмы перехода между режимами в разделе [].

ENC[2:0] устанавливает цикл записи GRAM через интерфейс RGB.

ENC[2:0] GRAM Write Cycle
(количество периодов кадров)
000 1 кадр
001 2 кадра
010 3 кадра
011 4 кадра
100 5 кадров
101 6 кадров
110 7 кадров
111 8 кадров

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 FMP8 FMP7 FMP6 FMP5 FMP4 FMP3 FMP2 FMP1 FMP0

FMP[8:0] устанавливает выходную позицию цикла кадра (frame marker). Когда FMP[8:0]=0, активный по лог. 1 импульс FMARK выводится в начале периода back porch периода одной строки экрана (1H).

Гарантируйте выполнение условия 9’h000 ≦ FMP ≦ BP+NL+FP.

FMP[8:0] FMARK Output Position
9’h000 0-я строка
9’h001 1-я строка
9’h002 2-я строка
9’h003 3-я строка
... ...
9’h175 373-я строка
9’h176 374-я строка
9’h177 375-я строка

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 0 VSPL HSPL 0 EPL DPL

DPL устанавливает полярность сигнала на ножке DOTCLK. DPL = 0 данные вводятся по фронту нарастания DOTCLK, DPL = 1 данные вводятся по спаду уровня DOTCLK.

EPL устанавливает полярность сигнала на ножке ENABLE. EPL = 0 данные DB17-0 записываются, когда ENABLE = 0, при ENABLE = 1 запись запрещена. EPL = 1 данные DB17-0 записываются, когда ENABLE = 1, запись данных запрещена при ENABLE = 0.

HSPL устанавливает полярность сигнала на ножке HSYNC. HSPL = 0 активный уровень лог. 0, HSPL = 1 активный уровень лог. 1.

VSPL устанавливает полярности сигнала на ножке VSYNC. VSPL = 0 активный уровень лог. 0, VSPL = 1 активный уровень лог. 1.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 SAP 0 BT2 BT1 BT0 APE AP2 AP1 AP0 0 0 SLP STB

SLP Когда SLP = 1, ILI9325 входит в режим сна (sleep mode), и для снижения энергопотребления работа дисплея останавливается, кроме RC-генератора. В sleep mode данные GRAM и инструкции не могут быть обновлены, кроме следующих двух инструкций.

a. Exit sleep mode (SLP = 0, выход из режима сна).
b. Start oscillation (запуск генератора).

STB Когда STB = 1, ILI9325 входит в режим приостановки (standby mode), и для снижения энергопотребления работа дисплея останавливается, кроме питания GRAM. В режиме standby данные GRAM и инструкции не могут быть обновлены, кроме следующих двух инструкций.

a. Exit standby mode (STB = 0, выход из режима сна).
b. Start oscillation (запуск генератора).

AP[2:0] настраивает постоянный ток в схеме операционного усилителя схемы источника питания LCD. Повышенный постоянный ток улучшает управляемость LCD ценой повышения энергопотребления. Подстройка тока позволяет установить компромисс между качеством картинки и потреблением энергии. В периоде отсутствия отображения установите AP[2:0] = 000 для приостановки работы схем операционного усилителя и схем повышения напряжения, это снизит потребление энергии.

AP[2:0] Усилители драйвера
гамма-коррекции
Усилители драйвера
источников тока
000 Halt (остановка) Halt (остановка)
001 1.00 1.00
010 1.00 0.75
011 1.00 0.50
100 0.75 1.00
101 0.75 0.75
110 0.75 0.50
111 0.50 0.50

SAP управление выходом драйвера источников тока (Source Driver output). SAP=0 драйвер запрещен, SAP=1 драйвер разрешен. Когда запускается схема накачки напряжения (charge-pump) LCD на стадии Power ON, убедитесь в SAP=0 и установите SAP=1 после запуска схемы питания LCD.

APE бит разрешения источника питания. Установите APE = 1 для запуска генерации питания в последовательности включения питания (power supply startup).

BT[3:0] устанавливает коэффициент схем повышения напряжения. Выберите оптимальный коэффициент умножения для рабочего напряжения. Чтобы уменьшить потребления, уменьшите коэффициент умножения.

BT[2:0] DDVDH VCL VGH VGL
000 Vci1 x 2 - Vci1 Vci1 x 6 - Vci1 x 5
001 - Vci1 x 4
010 - Vci1 x 3
011 Vci1 x 5 - Vci1 x 5
100 - Vci1 x 4
101 - Vci1 x 3
110 Vci1 x 4 - Vci1 x 4
111 - Vci1 x 3

Примечания:

1. Подключите конденсаторы к специальным выводам, когда генерируются уровни DDVDH, VGH, VGL и VCL.
2. Гарантируйте DDVDH = 6.0V (max.), VGH = 15.0V (max.), VGL = – 12.5V (max) и VCL= -3.0V (max.).

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 DC12 DC11 DC10 0 DC02 DC01 DC00 0 VC2 VC1 VC0

VC[2:0] устанавливает коэффициент Vci для генерации опорных напряжений Vci1.

VC2 VC1 VC0 Напряжение Vci1
0 0 0 0.95 x Vci
0 0 1 0.90 x Vci
0 1 0 0.85 x Vci
0 1 1 0.80 x Vci
1 0 0 0.75 x Vci
1 0 1 0.70 x Vci
1 1 0 Запрещено
1 1 1 1.0 x Vci

DC0[2:0] выбирает рабочую частоту схемы повышения напряжения 1 (step-up circuit 1). Повышенная рабочая частота улучшает управляемость схемы повышения и качество изображения ценой увеличения потребления тока. Подстройка частоты позволяет выбрать компромисс между качеством картинки и потреблением энергии.

DC02 DC01 DC00 Частота step-up circuit 1 (fDCDC1)
0 0 0 Fosc
0 0 1 Fosc/2
0 1 0 Fosc/4
0 1 1 Fosc/8
1 0 0 Fosc/16
1 0 1 Fosc/32
1 1 0 Fosc/64
1 1 1 Halt (остановка) step-up circuit 1

DC1[2:0] выбирает рабочую частоту схемы повышения напряжения 2 (step-up circuit 2). Повышенная рабочая частота улучшает управляемость схемы повышения и качество изображения ценой увеличения потребления тока. Подстройка частоты позволяет выбрать компромисс между качеством картинки и потреблением энергии.

DC12 DC11 DC10 Частота step-up circuit 2 (fDCDC2)
0 0 0 Fosc/4
0 0 1 Fosc/8
0 1 0 Fosc/16
0 1 1 Fosc/32
1 0 0 Fosc/64
1 0 1 Fosc/128
1 1 0 Fosc/256
1 1 1 Halt (остановка) step-up circuit 2

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 VCIRE 0 0 PON VRH3 VRH2 VRH1 VRH0

VRH[3:0] устанавливает усиление (1.6 .. 1.9) Vci, применяемое для уровня выхода VREG1OUT, которое является опорным для уровня VCOM и уровня напряжения градации серого.

VCIRE выбирает внешнее опорное напряжение Vci или внутреннее опорное напряжение VCIR. 0: внешнее опорное напряжение Vci (по умолчанию), 1: внутреннее опорное напряжение 2.5V.

Таблица генерации напряжения VREG1OUT для VCIRE=0:

VCIRE = 0
VRH3 VRH2 VRH1 VRH0 VREG1OUT
0 0 0 0 Halt (остановка)
0 0 0 1 Vci x 2.00
0 0 1 0 Vci x 2.05
0 0 1 1 Vci x 2.10
0 1 0 0 Vci x 2.20
0 1 0 1 Vci x 2.30
0 1 1 0 Vci x 2.40
0 1 1 1 Vci x 2.40
1 0 0 0 Vci x 1.60
1 0 0 1 Vci x 1.65
1 0 1 0 Vci x 1.70
1 0 1 1 Vci x 1.75
1 1 0 0 Vci x 1.80
1 1 0 1 Vci x 1.85
1 1 1 0 Vci x 1.90
1 1 1 1 Vci x 1.95

Таблица генерации напряжения VREG1OUT для VCIRE=1:

VCIRE = 1
VRH3 VRH2 VRH1 VRH0 VREG1OUT
0 0 0 0 Halt (остановка)
0 0 0 1 2.5V x 2.00 = 5.000V
0 0 1 0 2.5V x 2.05 = 5.125V
0 0 1 1 2.5V x 2.10 = 5.250V
0 1 0 0 2.5V x 2.20 = 5.500V
0 1 0 1 2.5V x 2.30 = 5.750V
0 1 1 0 2.5V x 2.40 = 6.000V
0 1 1 1 2.5V x 2.40 = 6.000V
1 0 0 0 2.5V x 1.60 = 4.000V
1 0 0 1 2.5V x 1.65 = 4.125V
1 0 1 0 2.5V x 1.70 = 4.250V
1 0 1 1 2.5V x 1.75 = 4.375V
1 1 0 0 2.5V x 1.80 = 4.500V
1 1 0 1 2.5V x 1.85 = 4.625V
1 1 1 0 2.5V x 1.90 = 4.750V
1 1 1 1 2.5V x 1.95 = 4.875V

Когда VCI<2.5V, внутреннее опорное напряжение будет такое же, как VCI. Убедитесь, что соблюдаются ограничения на установку VC и VRH: VREG1OUT ≦ (DDVDH - 0.2)V.

PON управляет включением / выключением выхода схемы 3 (VGL). 0: выход VGL запрещен, 1: выход VGL разрешен.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 VDV4 VDV3 VDV2 VDV1 VDV0 VCIRE 0 0 0 0 0 0 0

VDV[4:0] выбирает коэффициент VREG1OUT для установки амплитуды меняющегося напряжения Vcom от 0.70 до 1.24 x VREG1OUT.

VDV4 VDV3 VDV2 VDV1 VDV0 Амплитуда VCOM
0 0 0 0 0 VREG1OUT x 0.70
0 0 0 0 1 VREG1OUT x 0.72
0 0 0 1 0 VREG1OUT x 0.74
0 0 0 1 1 VREG1OUT x 0.76
0 0 1 0 0 VREG1OUT x 0.78
0 0 1 0 1 VREG1OUT x 0.80
0 0 1 1 0 VREG1OUT x 0.82
0 0 1 1 1 VREG1OUT x 0.84
0 1 0 0 0 VREG1OUT x 0.86
0 1 0 0 1 VREG1OUT x 0.88
0 1 0 1 0 VREG1OUT x 0.90
0 1 0 1 1 VREG1OUT x 0.92
0 1 1 0 0 VREG1OUT x 0.94
0 1 1 0 1 VREG1OUT x 0.96
0 1 1 1 0 VREG1OUT x 0.98
0 1 1 1 1 VREG1OUT x 1.00
1 0 0 0 0 VREG1OUT x 0.94
1 0 0 0 1 VREG1OUT x 0.96
1 0 0 1 0 VREG1OUT x 0.98
1 0 0 1 1 VREG1OUT x 1.00
1 0 1 0 0 VREG1OUT x 1.02
1 0 1 0 1 VREG1OUT x 1.04
1 0 1 1 0 VREG1OUT x 1.06
1 0 1 1 1 VREG1OUT x 1.08
1 1 0 0 0 VREG1OUT x 1.10
1 1 0 0 1 VREG1OUT x 1.12
1 1 0 1 0 VREG1OUT x 1.14
1 1 0 1 1 VREG1OUT x 1.16
1 1 1 0 0 VREG1OUT x 1.18
1 1 1 0 1 VREG1OUT x 1.20
1 1 1 1 0 VREG1OUT x 1.22
1 1 1 1 1 VREG1OUT x 1.24

Настройка бит VDV[4:0] должна обеспечивать амплитуду Vcom меньше 6V.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0
0 0 0 0 0 0 0 AD16 AD15 AD14 AD13 AD12 AD11 AD10 AD9 AD8

AD[16:0] устанавливает начальное значение счетчика адреса (address counter, AC). Счетчик адреса автоматически обновляется в соответствии с настройками бит AM, I/D, по мере записи данных во внутреннюю память GRAM. Счетчик адреса не обновляется автоматически, когда считываются данные из внутренней памяти GRAM.

AD[16:0] Карта памяти данных GRAM
17’h00000 .. 17’h000EF 1-я строка данных GRAM
17’h00100 .. 17’h001EF 2-я строка данных GRAM
17’h00200 .. 17’h002EF 3-я строка данных GRAM
17’h00300 .. 17’h003EF 4-я строка данных GRAM
... ...
17’h13D00 .. 17’ h13DEF 318-я строка данных GRAM
17’h13E00 .. 17’ h13EEF 319-я строка данных GRAM
17’h13F00 .. 17’h13FEF 320-я строка данных GRAM

Примечания:

1. Когда выбран интерфейс RGB (RM = 1), то адрес AD[16:0] устанавливается в счетчик адреса в начале каждого кадра, в момент спада импульса VSYNC.
2. Когда выбрано внутреннее тактирование или интерфейс VSYNC (RM = 0), адрес AD[16:0] устанавливается в счетчик адреса, когда обновляется регистр R21.

D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
Записываемые в ОЗУ данные (WD[17:0], назначение/функция разрядов шины DB[17:0] зависит от типа выбранного интерфейса)

Этот регистр служит портом доступа на запись в память GRAM. Когда обновляются данные экрана через этот регистр, регистр счетчика адреса (AC) увеличивается / уменьшается автоматически.

D17 D16 D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
Считываемые из ОЗУ данные (RD[17:0], назначение/функция разрядов шины DB[17:0] зависит от типа выбранного интерфейса)

RD[17:0] чтение 18-битных данных из GRAM через регистр чтения данных (read data register, RDR).

Чтение данных из ОЗУ ILI9325 через 18-битный системный интерфейс:

ILI9325 GRAM read through RDR 18bit i80 fig28a

Чтение данных из ОЗУ ILI9325 через 16-битный системный интерфейс:

ILI9325 GRAM read through RDR 16bit i80 fig28b

Чтение данных из ОЗУ ILI9325 через 9-битный системный интерфейс:

ILI9325 GRAM read through RDR 9bit i80 fig28c

Чтение данных из ОЗУ ILI9325 через 8-битный системный интерфейс или через последовательный интерфейс SPI:

ILI9325 GRAM read through RDR 8bit i80 SPI fig28d

Рис. 28. Чтение данных GRAM через регистр RDR в различных режимах интерфейсов.

ILI9325 GRAM read flow chart fig29

Рис. 29. Алгоритм чтения данных из GRAM.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 VCM5 VCM4 VCM3 VCM2 VCM1 VCM0

VCM[5:0] устанавливает внутреннее напряжение VcomH.

VCM5 VCM4 VCM3 VCM2 VCM1 VCM0 VCOMH
0 0 0 0 0 0 VREG1OUT x 0.685
0 0 0 0 0 1 VREG1OUT x 0.690
0 0 0 0 1 0 VREG1OUT x 0.695
0 0 0 0 1 1 VREG1OUT x 0.700
0 0 0 1 0 0 VREG1OUT x 0.705
0 0 0 1 0 1 VREG1OUT x 0.710
0 0 0 1 1 0 VREG1OUT x 0.715
0 0 0 1 1 1 VREG1OUT x 0.720
0 0 1 0 0 0 VREG1OUT x 0.725
0 0 1 0 0 1 VREG1OUT x 0.730
0 0 1 0 1 0 VREG1OUT x 0.735
0 0 1 0 1 1 VREG1OUT x 0.740
0 0 1 1 0 0 VREG1OUT x 0.745
0 0 1 1 0 1 VREG1OUT x 0.750
0 0 1 1 1 0 VREG1OUT x 0.755
0 0 1 1 1 1 VREG1OUT x 0.760
0 1 0 0 0 0 VREG1OUT x 0.765
0 1 0 0 0 1 VREG1OUT x 0.770
0 1 0 0 1 0 VREG1OUT x 0.775
0 1 0 0 1 1 VREG1OUT x 0.780
0 1 0 1 0 0 VREG1OUT x 0.785
0 1 0 1 0 1 VREG1OUT x 0.790
0 1 0 1 1 0 VREG1OUT x 0.795
0 1 0 1 1 1 VREG1OUT x 0.800
0 1 1 0 0 0 VREG1OUT x 0.805
0 1 1 0 0 1 VREG1OUT x 0.810
0 1 1 0 1 0 VREG1OUT x 0.815
0 1 1 0 1 1 VREG1OUT x 0.820
0 1 1 1 0 0 VREG1OUT x 0.825
0 1 1 1 0 1 VREG1OUT x 0.830
0 1 1 1 1 0 VREG1OUT x 0.835
0 1 1 1 1 1 VREG1OUT x 0.840
1 0 0 0 0 0 VREG1OUT x 0.845
1 0 0 0 0 1 VREG1OUT x 0.850
1 0 0 0 1 0 VREG1OUT x 0.855
1 0 0 0 1 1 VREG1OUT x 0.860
1 0 0 1 0 0 VREG1OUT x 0.865
1 0 0 1 0 1 VREG1OUT x 0.870
1 0 0 1 1 0 VREG1OUT x 0.875
1 0 0 1 1 1 VREG1OUT x 0.880
1 0 1 0 0 0 VREG1OUT x 0.885
1 0 1 0 0 1 VREG1OUT x 0.890
1 0 1 0 1 0 VREG1OUT x 0.895
1 0 1 0 1 1 VREG1OUT x 0.900
1 0 1 1 0 0 VREG1OUT x 0.905
1 0 1 1 0 1 VREG1OUT x 0.910
1 0 1 1 1 0 VREG1OUT x 0.915
1 0 1 1 1 1 VREG1OUT x 0.920
1 1 0 0 0 0 VREG1OUT x 0.925
1 1 0 0 0 1 VREG1OUT x 0.930
1 1 0 0 1 0 VREG1OUT x 0.935
1 1 0 0 1 1 VREG1OUT x 0.940
1 1 0 1 0 0 VREG1OUT x 0.945
1 1 0 1 0 1 VREG1OUT x 0.950
1 1 0 1 1 0 VREG1OUT x 0.955
1 1 0 1 1 1 VREG1OUT x 0.960
1 1 1 0 0 0 VREG1OUT x 0.965
1 1 1 0 0 1 VREG1OUT x 0.970
1 1 1 0 1 0 VREG1OUT x 0.975
1 1 1 0 1 1 VREG1OUT x 0.980
1 1 1 1 0 0 VREG1OUT x 0.985
1 1 1 1 0 1 VREG1OUT x 0.990
1 1 1 1 1 0 VREG1OUT x 0.9995
1 1 1 1 1 1 VREG1OUT x 1.000

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 0 0 FRS3 FRS2 FRS1 FRS0

FRS[4:0] установит частоту кадров (frame rate), когда для схемы генератора используется внутренний резистор.

FRS[3:0] Частота кадров, Гц
0000 (0h) 30
0001 (1h) 31
0010 (2h) 33
0011 (3h) 35
0100 (4h) 38
0101 (5h) 40
0110 (6h) 43
0111 (7h) 47
1000 (8h) 51
1001 (9h) 56
1010 (Ah) 62
1011 (Bh) 70
1100 (Ch) 80
1101 (Dh) 93
1110 (Eh) 112
1111 (Fh) Запрещенная установка

R30h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 KP1[2] KP1[1] KP1[0] 0 0 0 0 0 KP0[2] KP0[1] KP0[0]

R31h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 KP3[2] KP3[1] KP3[0] 0 0 0 0 0 KP2[2] KP2[1] KP2[0]

R32h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 KP5[2] KP5[1] KP5[0] 0 0 0 0 0 KP4[2] KP4[1] KP4[0]

R35h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 RP1[2] RP1[1] RP1[0] 0 0 0 0 0 RP0[2] RP0[1] RP0[0]

R36h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 VRP1[4] VRP1[3] VRP1[2] VRP1[1] VRP1[0] 0 0 0 0 VRP0[3] VRP0[2] VRP0[1] VRP0[0]

R37h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 KN1[2] KN1[1] KN1[0] 0 0 0 0 0 KN0[2] KN0[1] KN0[0]

R38h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 KN3[2] KN3[1] KN3[0] 0 0 0 0 0 KN2[2] KN2[1] KN2[0]

R39h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 KN5[2] KN5[1] KN5[0] 0 0 0 0 0 KN4[2] KN4[1] KN4[0]

R3Ch:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 RN1[2] RN1[1] RN1[0] 0 0 0 0 0 RN0[2] RN0[1] RN0[0]

R3Dh:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 VRN1[4] VRN1[3] VRN1[2] VRN1[1] VRN1[0] 0 0 0 0 VRN0[3] VRN0[2] VRN0[1] VRN0[0]

KP5-0[2:0] точная настройка γ для положительной полярности.

RP1-0[2:0] точная настройка градиента γ для положительной полярности.

VRP1-0[4:0] точная настройка амплитуды γ для положительной полярности.

KN5-0[2:0] точная настройка γ для отрицательной полярности.

RN1-0[2:0] точная настройка градиента γ для отрицательной полярности.

VRN1-0[4:0] точная настройка амплитуды γ для отрицательной полярности.

Подробнее см. врезку "Гамма-коррекция".

R50h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 HSA7 HSA6 HSA5 HSA4 HSA3 HSA2 HSA1 HSA0

R51h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 HEA7 HEA6 HEA5 HEA4 HEA3 HEA2 HEA1 HEA0

HSA[7:0]/HEA[7:0] эти значения представляют соответственно адрес начала (start) и окончания (end) адресного окна в горизонтальном направлении. Путем установки бит HSA и HEA есть возможность ограничить для записи данных в область GRAM по горизонтали. Биты HSA и HEA должны быть установлены перед началом операции записи в ОЗУ. При установке этих бит нужно соблюдать условия:

00h ≤ HSA[7:0] < HEA[7:0] ≤ EFh
04h ≦ HEA-HAS

R52h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 VSA8 VSA7 VSA6 VSA5 VSA4 VSA3 VSA2 VSA1 VSA0

R53h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 VEA8 VEA7 VEA6 VEA5 VEA4 VEA3 VEA2 VEA1 VEA0

VSA[8:0]/VEA[8:0] эти значения представляют соответственно адрес начала (start) и окончания (end) адресного окна в вертикальном направлении. Путем установки бит VSA и VEA есть возможность ограничить для записи данных в область GRAM по вертикали. Биты VSA и VEA должны быть установлены перед началом операции записи в ОЗУ. При установке этих бит нужно соблюдать условие:

000h ≤ VSA[8:0] < VEA[8:0] ≤ 13Fh.

ILI9325 GRAM access range configuration fig30

Рис. 30. Конфигурация окна для ограничения доступа в GRAM.

Примечания:

1. Адреса окна должны находиться в адресном пространстве GRAM.
2. При записи данных в GRAM по 4 слова в режиме высокой скорости (high speed mode), должны быть вставлены операции пустой записи (dummy write operation) в зависимости от выбранной области адресного окна. Подробности см. в описании функции быстрой записи при использовании системного интерфейса широкой разрядности.

R60h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
GS 0 NL5 NL4 NL3 NL2 NL1 NL0 0 0 SCN5 SCN4 SCN3 SCN2 SCN1 SCN0

SCN[5:0] эти биты ILI9325 позволяют задать строку драйвера, с которой начинается сканирование.

SCN[5:0]
SM=0 SM=1
GS=0 GS=1 GS=0 GS=1
000000 (00h) G1 G320 G1 G320
000001 (01h) G9 G312 G17 G304
000010 (02h) G17 G304 G33 G288
000011 (03h) G25 G296 G49 G272
000100 (04h) G33 G288 G65 G256
000101 (05h) G41 G280 G81 G240
000110 (06h) G49 G272 G97 G224
000111 (07h) G57 G264 G113 G208
001000 (08h) G65 G256 G129 G192
001001 (09h) G73 G248 G145 G176
001010 (0Ah) G81 G240 G161 G160
001011 (0Bh) G89 G232 G177 G144
001100 (0Ch) G97 G224 G193 G128
001101 (0Dh) G105 G216 G209 G112
001110 (0Eh) G113 G208 G2 G96
001111 (0Fh) G121 G200 G18 G80
010000 (10h) G129 G192 G34 G64
010001 (11h) G137 G184 G50 G48
010010 (12h) G145 G176 G66 G32
010011 (13h) G153 G168 G82 G16
010100 (14h) G161 G160 G98 G319
010101 (15h) G169 G152 G114 G303
010110 (16h) G177 G144 G130 G287
010111 (17h) G185 G136 G146 G271
011000 (18h) G193 G128 G162 G255
011001 (19h) G201 G120 G178 G239
011010 (1Ah) G209 G112 G194 G223
011011 (1Bh) G217 G104 G114 G207
011100 (1Ch) G225 G96 G130 G191
011101 (1Dh) G233 G88 G146 G175
011110 (1Eh) G241 G80 G162 G159
011111 (1Fh) G249 G72 G178 G143
100000 (20h) G257 G64 G194 G127
100001 (21h) G265 G56 G210 G111
100010 (22h) G273 G48 G226 G95
100011 (23h) G281 G40 G242 G79
100100 (24h) G289 G32 G258 G63
100101 (25h) G297 G24 G274 G47
100110 (26h) G305 G16 G290 G31
100111 (27h) G313 G8 G306 G15
28h .. 3Fh Установка запрещена

NL[5:0] устанавливает количество управляемых строк LCD с интервалом 8 строк. Эта настройка не влияет на адресацию карты памяти GRAM. Количество строк должно быть такое же или большее, чем размер панели LCD.

NL[5:0] Количество управляемых строк LCD
00h 8
01h 16
02h 24
... ...
1Dh 240
1Eh 248
1Fh 256
20h 264
21h 272
22h 280
23h 288
24h 296
25h 304
26h 312
27h 320
Другие значения Установка запрещена

GS устанавливает направление сканирования выходов драйвера (gate driver) в диапазоне, заданном битами SCN[4:0] и NL[4:0]. Направление сканирование, заданное битом GS = 0, может быть изменено на инверсное установкой GS = 1.

0: направление сканирования от G1 до G320.
1: направление сканирования от G320 до G1.

R61h:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 0 0 0 NDL VLE REV

REV разрешает инверсию градаций серого при установке REV=1.

REV Данные GRAM Выходы источников тока в области экрана
Положительная полярность Отрицательная полярность
0 18’h00000
...
...
...
18’h3FFFF
V63
...
...
...
V0
V0
...
...
...
V63
1 18’h00000
...
...
...
18’h3FFFF
V0
...
...
...
V63
V63
...
...
...
V0

VLE бит разрешения вертикальной прокрутки. Когда VLE = 1, ILI9325 начинает отображать базовое изображение от строки (физического экрана), определенной битами VL[8:0]. Биты VL[8:0] устанавливают величину прокрутки, которая равна количеству строк для сдвига начальной линии экрана от первой строки физического экрана. Имейте в виду, что прокрутка базового изображения не влияет на позицию отображения partial image.

Вертикальная прокрутка недоступна при работе внешнего интерфейса дисплея. В этом случае убедитесь, что установлено VLE = 0.

0: позиция базовой картинки зафиксирована.
1: разрешение прокрутки базовой картинки по вертикали.

NDL устанавливает выходной уровень драйвера источника тока в области отсутствия изображения.

NDL Положительная полярность Отрицательная полярность
0 V63 V0
1 V0 V63

R6Ah:

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 VL8 VL7 VL6 VL5 VL4 VL3 VL2 VL1 VL0

VL[8:0]

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 PTD
P0[8]
PTD
P0[7]
PTD
P0[6]
PTD
P0[5]
PTD
P0[4]
PTD
P0[3]
PTD
P0[2]
PTD
P0[1]
PTD
P0[0]

PTDP0[8:0] устанавливает начальную позицию отображения partial image 1. Области отображения partial image 1 и partial image 2 не должны перекрывать друг друга.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 PTS
A0[8]
PTS
A0[7]
PTS
A0[6]
PTS
A0[5]
PTS
A0[4]
PTS
A0[3]
PTS
A0[2]
PTS
A0[1]
PTS
A0[0]
0 0 0 0 0 0 0 PTE
A0[8]
PTE
A0[7]
PTE
A0[6]
PTE
A0[5]
PTE
A0[4]
PTE
A0[3]
PTE
A0[2]
PTE
A0[1]
PTE
A0[0]

PTSA0[8:0], PTEA0[8:0] устанавливают адрес начальной строки и адрес конечной строки области ОЗУ, где хранятся данные partial image 1. Убедитесь, что выполняется условие PTSA0[8:0] ≤ PTEA0[8:0].

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 PTD
P1[8]
PTD
P1[7]
PTD
P1[6]
PTD
P1[5]
PTD
P1[4]
PTD
P1[3]
PTD
P1[2]
PTD
P1[1]
PTD
P1[0]

PTDP1[8:0] устанавливает начальную позицию отображения partial image 2. Области отображения partial image 1 и partial image 2 не должны перекрывать друг друга.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 PTS
A1[8]
PTS
A1[7]
PTS
A1[6]
PTS
A1[5]
PTS
A1[4]
PTS
A1[3]
PTS
A1[2]
PTS
A1[1]
PTS
A1[0]
0 0 0 0 0 0 0 PTE
A1[8]
PTE
A1[7]
PTE
A1[6]
PTE
A1[5]
PTE
A1[4]
PTE
A1[3]
PTE
A1[2]
PTE
A1[1]
PTE
A1[0]

PTSA1[8:0], PTEA1[8:0] устанавливают адрес начальной строки и адрес конечной строки области ОЗУ, где хранятся данные partial image 2. Убедитесь, что выполняется условие PTSA1[8:0] ≤ PTEA1[8:0].

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 DIVI1 DIVI0 0 0 0 RTNI4 RTNI3 RTNI2 RTNI1 RTNI0

RTNI[4:0] устанавливает количество тактов на строку рабочего режима внутреннего тактирования. В этом режиме работа дисплея LI9325 синхронизирована с внутренним сигналом тактов.

RTNI[4:0] Тактов на строку
00000 .. 01111 Установка запрещена
10000 16
10001 17
... ...
11111 31

DIVI[1:0] устанавливает коэффициент деления внутренней тактовой частоты.

DIVI1 DIVI0 Коэффициент деления Частота внутреннего тактирования
0 0 1 fosc
0 1 2 fosc / 2
1 0 4 fosc / 4
1 1 8
fosc / 8

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 NOWI2 NOWI1 NOWI0 0 0 0 0 0 0 0 0

NOWI[2:0] устанавливает период отсутствия перекрытия выходов драйвера (gate output non-overlap period), когда работа дисплея ILI9325 синхронизирована с внутренней частотой тактов.

NOWI[2:0] Gate Non-overlap Period
000 0 тактов
001 1 такт
010 2 такта
011 3 такта
100 4 такта
101 5 тактов
110 6 тактов
111 7 тактов

Замечание: gate output non-overlap period определен от точки отсчета по количеству тактов поделенной внутренней тактовой частоты, т. е. частоты, которая определяется битами DIVI[1:0].

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 DIVE1 DIVE0 0 0 RTNE5 RTNE4 RTNE3 RTNE2 RTNE1 RTNE0

RTNE[5:0] устанавливает количество тактов на строку в режиме работы интерфейса RGB. В этом режиме работа дисплея ILI9325 синхронизирована с сигналами интерфейса RGB.

DIVE (коэффициент деления) x RTNE (количество тактов DOTCLK) ≤ DOTCLK в периоде 1 строки.

RTNE[5:0] Тактов на строку
00h .. 0Fh Установка запрещена
10h 16
11h 17
... ...
3Fh 63

DIVE[1:0] устанавливает коэффициент деления DOTCLK, когда дисплей ILI9325 синхронизирован с сигналами интерфейса RGB.

RTNE[5:0] Коэффициент деления Интерфейс 18/16 бит RGB DOTCLK = 5 МГц Интерфейс 6 бит RGB  DOTCLK = 5 МГц
00 Установка запрещена
01 1/4 4 такта DOTCLK 0.8 мкс 12 тактов DOTCLK 0.8 мкс
10 1/8 8 тактов DOTCLK 1.6 мкс 24 такта DOTCLK 1.6 мкс
11 1/16
16 тактов DOTCLK 3.2 мкс 48 тактов DOTCLK 3.2 мкс

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 NOWE3 NOWE2 NOWE1 NOWE0 0 0 0 0 0 0 0 0

NOWE[3:0] устанавливает период отсутствия перекрытия выходов драйвера (gate output non-overlap period), когда работа дисплея ILI9325 синхронизирована с сигналами интерфейса RGB.

NOWE[3:0] Gate Non-overlap Period
0000 0 тактов
0001 1 такт
0010 2 такта
... ...
1111 15 тактов

Замечание: 1 такт = (количество передач данных на пиксель) x DIVE (коэффициент деления) [DOTCLK].

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 OTP_
PGM_EN
0 0 0 0 0 VCM_
OTP5
VCM_
OTP4
VCM_
OTP3
VCM_
OTP2
VCM_
OTP1
VCM_
OTP0

OTP_PGM_EN разрешение программирования OTP. При программировании OTP, необходимо установить этот бит. Данные OTP можно запрограммировать 3 раза.

VCM_OTP[5:0] программируемые данные OTP для напряжения VCOMH, основанного на значении VCM[5:0].

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
PGM_
CNT1
PGM_
CNT0
VCM_
D5
VCM_
D4
VCM_
D3
VCM_
D2
VCM_
D1
VCM_
D0
0 0 0 0 0 0 0 VCM_
EN

PGM_CNT[1:0] количество записей в OTP. Эти биты предназначены только для чтения (read only).

PGM_CNT[1:0] Описание
00 OTP чистое
01 OTP было запрограммировано 1 раз
10 OTP было запрограммировано 2 раза
11 OTP было запрограммировано 3 раза

VCM_D[5:0] прочитанное значение данных OTP VCM. Эти биты предназначены только для чтения (read only).

VCM_EN разрешение данных OTP VCM.

1: установите этот бит для разрешения замены значения R29h VCM значениями из OTP VCM.
0: по умолчанию, используется значение R29h VCM.

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
KEY15 KEY14 KEY13 KEY12 KEY11 KEY10 KEY9 KEY8 KEY7 KEY6 KEY5 KEY4 KEY3 KEY2 KEY1 KEY0

KEY[15:0] ключ защиты программирования OTP. Перед записью программируемых данных OTP в RA1h для успешного программирования в регистр RA5h нужно записать значение 0xAA55. Если в RA5h не было предварительно записано 0xAA55, то программирование OTP не сработает. См. ниже алгоритм программирования OTP.

[Алгоритм программирования OTP]

ILI9325 OTP programming flow

[Карта памяти GRAM, чтение/запись]

У ILI9325 есть внутренняя память графики (GRAM) размером 87120 байт для хранения отображаемых данных, одна точка состоит из 18 бит. К GRAM можно получить доступ через системный интерфейс i80 и через интерфейсы SPI и RGB.

Диаграмма сигналов 18/16 бит интерфейса i80, запись:

ILI9325 GRAM Read Write timing i80 System Interface 18 16 bit write fig31a

Диаграмма сигналов 18/16 бит интерфейса i80, чтение:

ILI9325 GRAM Read Write timing i80 System Interface 18 16 bit read fig31b

Диаграмма сигналов 9/8 бит интерфейса i80, запись:

ILI9325 GRAM Read Write timing i80 System Interface 9 8 bit write fig31c

Диаграмма сигналов 9/8 бит интерфейса i80, чтение:

ILI9325 GRAM Read Write timing i80 System Interface 9 8 bit read fig31d

Рис. 31. Диаграммы сигналов чтения/записи GRAM системного интерфейса i80.

Таблица карты памяти GRAM, SS=0, BGR=0:

  S1 .. S3 S4 .. S6 S7 .. S9 S10 .. S12 ... S711 .. S709 S714 .. S712 S717 .. S715 S720 .. S718
GS=0 GS=1 DB17 .. DB0
G1 G320 00000h 00001h 00002h 00003h ... 000ECh 000EDh 000EEh 000EFh
G2 G319 00100h 00101h 00102h 00103h ... 001ECh 001EDh 001EEh 001EFh
G3 G318 00200h 00201h 00202h 00203h ... 002ECh 002EDh 002EEh 002EFh
... ... ... ... ... ... ... ... ... ... ...
G318 G3 13D00h 13D01h 13D02h 13D03h ... 13DECh 13DEDh 13DEEh 13DEFh
G319 G2 13E00h 13E01h 13E02h 13E03h ... 13EECh 13EEDh 13EEEh 13EEFh
G320 G1 13F00h 13F01h 13F02h 13F03h ... 13FECh 13FEDh 13FEEh 13FEFh

Системная 18-битная шина данных i80/M68:

ILI9325 i80 System Interface 18 bit SS0 BGR0 fig32a

Системная 16-битная шина данных i80/M68:

ILI9325 i80 System Interface 16 bit SS0 BGR0 fig32b

Системная 9-битная шина данных i80/M68:

ILI9325 i80 System Interface 9 bit SS0 BGR0 fig32c

Рис. 32. Системный интерфейс i80 с шириной шины данных 18, 16, 9 бит (SS=0, BGR=0).

Системная 8-битная шина данных i80/M68 / интерфейс SPI (2 передачи на пиксель):

ILI9325 i80 SPI 8 bit SS0 BGR0 2 transfer pixel fig33a

Системная 8-битная шина данных i80/M68 (3 передачи на пиксель, TRI=1, DFM[1:0]=00):

ILI9325 i80 8 bit SS0 BGR0 3 transfer pixel fig33b

Системная 8-битная шина данных i80/M68 (3 передачи на пиксель, TRI=1, DFM[1:0]=10):

ILI9325 i80 8 bit SS0 BGR0 3 transfer pixel fig33c

Рис. 33. Системный интерфейс i80 с шириной шины данных 8 бит (SS=0, BGR=0).

Таблица карты памяти GRAM, SS=1, BGR=1:

  S720 .. S718 S717 .. S715 S714 .. S712 S711 .. S709 ... S12 .. S10 S9 .. S7 S6 .. S4 S3 .. S1
GS=0 GS=1 DB17 .. DB0
G1 G320 00000h 00001h 00002h 00003h ... 000ECh 000EDh 000EEh 000EFh
G2 G319 00100h 00101h 00102h 00103h ... 001ECh 001EDh 001EEh 001EFh
G3 G318 00200h 00201h 00202h 00203h ... 002ECh 002EDh 002EEh 002EFh
... ... ... ... ... ... ... ... ... ... ...
G318 G3 13D00h 13D01h 13D02h 13D03h ... 13DECh 13DEDh 13DEEh 13DEFh
G319 G2 13E00h 13E01h 13E02h 13E03h ... 13EECh 13EEDh 13EEEh 13EEFh
G320 G1 13F00h 13F01h 13F02h 13F03h ... 13FECh 13FEDh 13FEEh 13FEFh

Системный интерфейс i80/M68 с шиной данных 18 бит:

ILI9325 i80 System Interface 18 bit SS1 BGR1 fig34a

Системный интерфейс i80/M68 с шиной данных 9 бит:

ILI9325 i80 System Interface 9 bit SS1 BGR1 fig34b

Рис. 34. Системный интерфейс i80 с шириной шины данных 18/9 бит (SS=1, BGR=1).

[Функция адресации окна]

Эта функция позволяет последовательно записывать данные в прямоугольную область экрана (область адресованного окна) внутреннего ОЗУ. Адресная область окна устанавливается через регистры горизонтального адреса (биты начала: HSA[7:0], биты конца: HEA[7:0]) и вертикального адреса (биты начала: VSA[8:0], биты конца: VEA[8:0]). Бит AM устанавливает направление изменения адреса ОЗУ (инкремент или декремент). Эти биты позволяют ILI9325 записывать данные определенной области дисплея, не учитывая позиции данных вокруг прямоугольного изменяемого окна.

Область адресов окна должна быть составлена в пределах области карты памяти адресов GRAM. Также биты адреса GRAM (регистр установки адреса ОЗУ) должны быть адресом в пределах области адресов окна.

Установка адресов области окна:

(Горизонтальное направление) 00H ≤ HSA[7:0] ≤ HEA[7:0] ≤ EFH
(Вертикальное направление) 00H ≤ VSA[8:0] ≤ VEA[8:0] ≤ 13FH

Адрес ОЗУ, AD (адрес в пределах адресов окна):

(Адрес ОЗУ) HSA[7:0] ≤ AD[7:0] ≤ HEA[7:0]
          VSA[8:0] ≤ AD[15:8] ≤ VEA[8:0]

Пример установки адресного окна показан на рисунке 35. Здесь HSA[7:0]=10h, HEA[7:0]=3Fh, I/D=1 (инкремент адреса), VSA[8:0]=20h, VEA[8:0]=4Fh, AM=0 (запись в горизонтальном направлении).

ILI9325 GRAM access Window Map fig35

Рис. 35. Пример доступа в окно адресов GRAM.

Установка адресов области окна примера:

HSA[7:0] = 10h, HSA[7:0] = 3Fh, I/D = 1 (инкремент)
VSA[8:0] = 20h, VSA[8:0] = 4Fh, AM = 0 (горизонтальная запись)

В ILI9325 реализована функция гамма-коррекции для отображения на LCD-панели 262144 цветов. Гамма-коррекция выполняется тремя группами регистров, определяющих 8 опорных уровней серого, для которых есть регистры градиентной настройки, настройки амплитуды и точной подстройки для положительной и отрицательной полярностей, чтобы ILI9325 подошла для жидкокристаллических панелей (LCD) с различными характеристиками.

ILI9325 Grayscale Voltage Generation fig36

Рис. 36. Генерация напряжений градаций яркости.

ILI9325 Grayscale Voltage Adjustment fig37

Рис. 37. Подстройка напряжения градаций яркости.

Регистры настройки градиента. Эти регистры используются для настройки кривой изменения яркости, представляющей взаимосвязь между уровнями серого и уровнем опорного напряжения серого. Для настройки градиента значения сопротивлений переменных резисторов посередине лестницы резисторов изменяются значения регистров PRP0[2:0]/PRN0[2:0], PRP1[2:0]/PRN1[2:0]. Регистры состоят из регистров положительной и отрицательной полярности, которые позволяют применить асимметричное управление.

Регистры настройки амплитуды. Регистры VRP0[3:0]/VRN0[3:0], VRP1[4:0]/VRN1[4:0] используются для настройки амплитуды уровня серого. Для подстройки амплитуды устанавливаются значения сопротивлений переменных резисторов верхнего и нижнего концов резисторной лестницы. Также, как и у регистров градиента, регистры настройки амплитуды состоят из регистров положительной и отрицательной полярности.

Регистры точной подстройки. Эти регистры используются для точной настройки уровней напряжений градаций серого. Они настраивают уровни опорного напряжения, 8 уровней для каждого регистра, сгенерированных от каждого резистора лестницы, в соответствующих селекторах 8-в-1. Также, как и у других регистров градаций яркости, регистры точной подстройки состоят из регистров положительной и отрицательной полярности.

ILI9325 Gamma Curve Adjustment fig38

Рис. 38. Кривые настройки гамма-коррекции.

Группы регистров Положительная
полярность
Отрицательная
полярность
Описание
Настройка градиента RP0[2:0]
RP1[2:0]
RN0[2:0]
RN1[2:0]
Переменный резистор VRCP0, VRCN0
Переменный резистор VRCP1, VRCN1
Настройка амплитуды VRP0[3:0]
VRP1[4:0]
VRN0[3:0]
VRN1[4:0]
Переменный резистор VROP0, VRON0
Переменный резистор VROP1, VRON1
Точная подстройка KP0[2:0]
KP1[2:0]
KP2[2:0]
KP3[2:0]
KP4[2:0]
KP5[2:0]
KN0[2:0]
KN1[2:0]
KN2[2:0]
KN3[2:0]
KN4[2:0]
KN5[2:0]
Селектор 8-в-1 (уровень напряжения серого 1)
Селектор 8-в-1 (уровень напряжения серого 8)
Селектор 8-в-1 (уровень напряжения серого 20)
Селектор 8-в-1 (уровень напряжения серого 43)
Селектор 8-в-1 (уровень напряжения серого 55)
Селектор 8-в-1 (уровень напряжения серого 62)

Резисторная лестница и конфигурация блока селектора 8-в-1. Блок генерации опорного напряжения состоит из двух резисторных лестниц, включающих переменные резисторы и селекторы 8-в-1. Каждый селектор 8-в-1 выбирает один из 8 уровней напряжения, генерируемых блоком лестницы резисторов для вывода в качестве опорного напряжения уровня серого. И переменные резисторы, и селекторы 8-в-1 управляются регистрами гамма-коррекции. У этого блока есть выводы для подключения внешнего резистора, чтобы компенсировать различия характеристик разных панелей.

Переменные резисторы. ILI9325 использует переменные резисторы для следующих трех целей: настройка градиента (VRCP0, VRCN0, VRCP1, VRCN1), настройка амплитуды (1) (VROP0, VRON0); и настройка амплитуды (2) (VROP1, VRON1). Значения сопротивлений этих переменных резисторов устанавливаются регистрами настройки градиента и амплитуды следующим образом:

Настройка градиента
Настройка амплитуды (1)
Настройка амплитуды (2)
Регистры
PRP0[2:0]
PRP1[2:0]
PRN0[2:0]
PRN1[2:0]
Сопротивление
VRCP0,
VRCN0
Регистры
VRP0[3:0]
VRN0[3:0]
Сопротивление
VROP0,
VRON0
Регистры
VRP1[4:0]
VRN1[4:0]
Сопротивление
VROP1
VRON1
000 0R 0000 0R 00000 0R
001 4R 0001 2R 00001 1R
010 8R 0010 4R 00010 2R
011 12R ... ... ... ...
100 16R ... ... ... ...
101 20R 1101 26R 11101 29R
110 24R 1110 28R 11110 30R
111 28R 1111 30R 11111 31R

Селекторы 8-в-1. Эти блоки используются для выбора одного из 8 уровней напряжения, генерируемых лестницей резисторов в соответствии с регистром точной подстройки яркости и выводит выбранный уровень напряжения в качестве опорного напряжения уровня серого (VgP1, VgN1, .., VgP6, VgN6). Таблица ниже показывает установку регистра точной настройки и выбранные уровни напряжений для соответствующих опорных напряжений градаций серого.

Регистры точной настройки KP[2:0], KN[2:0] и выбранное напряжение VgPx, VgNx:

Регистр
Выбранное напряжение
KP(N)[2:0] VgP(N)1 VgP(N)8 VgP(N)20 VgP(N)43 VgP(N)55 VgP(N)62
000 VP(N)1 VP(N)9 VP(N)17 VP(N)25 VP(N)33 VP(N)41
001 VP(N)2 VP(N)10 VP(N)18 VP(N)26 VP(N)34 VP(N)42
010 VP(N)3 VP(N)11 VP(N)19 VP(N)27 VP(N)35 VP(N)43
011 VP(N)4 VP(N)12 VP(N)20 VP(N)28 VP(N)36 VP(N)44
100 VP(N)5 VP(N)13 VP(N)21 VP(N)29 VP(N)37 VP(N)45
101 VP(N)6 VP(N)14 VP(N)22 VP(N)30 VP(N)38 VP(N)46
110 VP(N)7 VP(N)15 VP(N)23 VP(N)31 VP(N)39 VP(N)47
111 VP(N)8 VP(N)16 VP(N)24 VP(N)32 VP(N)40 VP(N)48

ILI9325 relationship Source VCOM fig39

Рис. 39. Взаимосвязь между выходами тока и VCOM.

ILI9325 relationship GRAM data Output Level fig40

Рис. 40. Взаимосвязь между данными GRAM и выходным уровнем.

[Применение]

Выключение дисплея              Включение дисплея
ILI9325 Display OFF sequence fig42a   ILI9325 Display ON sequence fig42b

Рис. 42. Алгоритм последовательности установки регистров процедур включения/выключения.

Вход в режим приостановки и выход из него   Вход в режим сна и выход из него
ILI9325 Standby Release sequence fig43a   ILI9325 Sleep Release sequence fig43b

Рис. 43. Алгоритм последовательности установки регистров режимов Standby/Sleep.

Когда прикладывается и отключается питание, следуйте последовательности, показанной ниже. Время установки для схем повышения напряжения и операционных усилителей зависят от внешнего сопротивления и емкости.

ILI9325 Power Supply ON OFF sequence fig44

Рис. 44. Последовательность включения/выключения питания.

Генерация напряжения. Ниже показана диаграмма шаблона для установки напряжений и формы сигналов напряжений ILI9325.

ILI9325 Voltage Configuration diagram fig45

Рис. 45. Диаграмма конфигурации напряжений.

Примечание: выходные уровни напряжений DDVDH, VGH, VGL и VCL будут ниже, чем их теоретические (идеальные) уровни напряжений, потому что существует потребление тока на соответствующих выходах. Реальные уровни напряжений находятся в следующей зависимости: (DDVDH – VREG1OUT ) > 0.2V и (VCOML – VCL) > 0.5V. Когда изменяющиеся цикли VCOM установлены на высокий уровень (например, инвертируется полярность каждый цикл строки), ток потребления большой. В этом случае перед использованием проверьте напряжение.

ILI9325 Voltage Output to TFT LCD panel fig46

Рис. 46. Вывод напряжения на панель TFT.

Функция частичного отображения (Partial Display). ILI9325 позволяет выборочно управлять двумя кусками изображения на экране в произвольны позициях, установленных в регистрах управления позиции экрана.

Следующий пример показывает установку функции частичного отображения:

Установка отображения базовой картинки (Base Image Display Setting)
BASEE 0
NL[5:0] 6’h27
Установка отображения Partial Image 1
PTDE0 1
PTSA0[8:0] 9’h000
PTEA0[8:0] 9’h00F
PTDP0[8:0] 9’h080
Установка отображения Partial Image 2
PTDE1 1
PTSA1[8:0] 9’h020
PTEA1[8:0] 9’h02F
PTDP1[8:0] 9’h0C0

ILI9325 Partial Display example fig47

Рис. 47. Пример Partial Display.

Функция масштабирования. ILI9325 поддерживает кратное уменьшение (x1/2, x1/4), которое выполняется при записи данных изображения в GRAM. Функция масштабирования разрешается установкой области адресованного окна и битами RSZ1 и RSZ0, которые определяют коэффициент масштабирования (x1/2, x1/4) картинки. Функция масштабирования позволяет системе передать картинку в GRAM оригинального размера, которая будет отображена с масштабированием. Ниже показан пример масштабирования.

ILI9325 Data transfer resizing fig48

Рис. 48. Пример передачи данных при масштабировании.

ILI9325 Resizing example fig49

Рис. 49. Пример масштабирования.

Размер оригинальной картинки (X · Y)
Разрешение масштабированной картинки
1/2 (RSZ=2’h1) 1/4 (RSZ=2’h3)
640 · 480 320 · 240 160 · 120
352 · 288 176 · 144 88 · 72
320 · 240 160 · 120 80 · 60
176 · 144 88 · 72 44 · 36
120 · 160 60 · 80 30 · 40
132 · 132 66 · 66 33 · 33

Биты RSZx устанавливают коэффициент масштабирования картинки. Когда во внутренней памяти GRAM устанавливается область окна, эта область окна должна соответствовать размеру масштабированной картинки. Следующий пример показывает установку масштабирования.

ILI9325 Resizing principle

Номер данных оригинального изображения в горизонтальном направлении   X
Номер данных оригинального изображения в вертикальном направлении   Y
Коэффициент масштабирования   1/N
Настройка масштабирования RSZ N-1
Оставшиеся пикселы в горизонтальном направлении RCH H
Оставшиеся пикселы в вертикальном направлении RCV V
Начальный адрес записи в GRAM AD (x0, y0)
Установка окна GRAM HSA x0
HEA x0+dx-1
VSA y0
VEA y0+dy-1

Предельные значения. В таблице ниже показаны абсолютные предельные параметры. Когда ILI9325 используется в условиях, когда параметры превышают значения, указанные в этой таблице, то ILI9325 может быть необратимо повреждена. Для нормального функционирования ILI9325 рекомендуется строго соблюдать установленные пределы параметров. В любом случае нарушения этих требований может привести к неправильной работе ILI9325 и снижению надежности.

Параметр Символ Ед. Значение Прим.
Напряжение питания (1) IOVCC V -0.3 .. +4.6 1, 2
VCI - GND -0.3 .. +4.6 1, 4
DDVDH - GND -0.3 .. +6.0
GND - VCL -0.3 .. +4.6 1
DDVDH - VCL -0.3 .. +9.0 1, 5
VGH - GND -0.3 .. +18.5
GND - VGL -0.3 .. +18.5 1, 6
Входное напряжение Vt -0.3 .. VCC+0.3 1
Рабочая температура Topr °C -40 .. +85 8, 9
Температура хранения Tstg -55 .. +110

Примечания:

1. Должен сохраняться потенциал GND.
2. (High) (VCC = VCC) ≥ GND (Low), (High) IOVCC ≥ GND (Low).
3. Гарантируйте (High) VCI ≥ GND (Low).
4. Гарантируйте (High) DDVDH ≥ GND (Low).
5. Гарантируйте (High) DDVDH ≥ VCL (Low).
6. Гарантируйте (High) VGH ≥ GND (Low).
7. Гарантируйте (High) GND ≥ VGL (Low).
8. Для продукции в корпусе и в виде кремниевых пластин (die, wafer) указана поддержка температур до 85°C.
9. Эта температура указана только для корпуса TCP.

Характеристики DC. Значения в таблице ниже показаны для условий VCC = VCI=2.40V .. 3.0V, IOVCC = 1.65V .. 3.30V, Ta= -40 .. 85 °C).

Параметр Символ Ед. Условия тестирования Min Typ Max
Высокое входное напряжение логики (high, лог. 1) VIH V IOVCC = 1.8V .. 3.3V 0.8*IOVCC - IOVCC
Низкое входное напряжение логики (low, лог. 0) VIL -0.3 - 0.2*IOVCC
Выходной уровень лог. 1 (1) VOH1 IOH = -0.1 мА 0.8*IOVCC - -
Ток утечки I/O ILI мкА Vin = 0 .. VCC -0.1 - 0.1
Потребление тока в нормальном режиме работы (VCC - GND) IOP VCC=2.8V, Ta=25°C, fOSC=512кГц (Line), GRAM data = 0000h - 100 -
Потребление тока в режиме приостановки (Standby, VCC - GND) IST VCI=2.8V , Ta=25 °C - 30 50
Потребление тока схемами управления LCD (DDVDH - GND) ILCD мА VCI=2.8V, VREG1OUT=4.8V, DDVDH=5.2V, частота кадров: 70Гц, инверсия строк, Ta=25°C, GRAM data = 0000h - 5.5 -
Напряжение управления LCD DDVDH V - 4.5 - 6
Девиация выходного напряжения VDEV mV - - - 20
Смещение выходного напряжения (1) VOFFSET   - - 35

Примечание (1): максимальное значение (Max) приведено с точкой измерения и значением установки гамма-коррекции.

Характеристики сброса. Ниже показаны интервалы времени для IOVCC = 1.65V .. 3.3V.

Параметр Символ Ед. Min Typ Max
Длительность лог. 0 сброса tRES_L мс 1 - -
Время нарастания уровня сигнала сброса trRES мкс - - 10
Длительность уровня лог. 0 сброса tRES_H мс 50 - -

ILI9325 nReset characteristics

Характеристики AC.

Таблица интервалов времени для системного интерфейса i80 (нормальный режим записи, IOVCC = 1.65V .. 3.3V):

Параметр
Символ Ед. Min Typ Max
Время цикла шины Write (запись) tCYCW нс 100 - -
Read (чтение) tCYCR 300 - -
Длительность лог. 0 импульса записи PWLW 50 - -
Длительность лог. 1 импульса записи PWHW 50 - -
Длительность лог. 0 импульса чтения PWLR 150 - -
Длительность лог. 1 импульса чтения PWHR 150 - -
Время нарастания и спада сигнала записи tWRr / tWRf - - 25
Время установки уровня (setup time) Write (RS .. nCS, E/nWR) tAS 10 - -
Read (RS .. nCS, RW/nRD) 5 - -
Время удержания адреса tAH 5 - -
Время установки записываемых данных tDSW 10 - -
Время удержания записываемых данных tH 15 - -
Время задержки чтения данных tDDR - - 100
Время удержания считываемых данных tDHR 5 - -

ILI9325 i80 System Bus timing fig50

Рис. 50. Интервалы времени сигналов системной шины i80.

Таблица интервалов времени для интерфейса SPI (IOVCC = 1.65V .. 3.3V):

Параметр
Символ Ед. Min Typ Max
Время цикла последовательных тактов Write (принятые данные) tSCYC нс 100 - -
Read (переданные данные) 200 - -
Длительность лог. 1 импульса тактов Write (принятые данные) tSCH 40 - -
Read (переданные данные) 100 - -
Длительность лог. 0 импульса тактов Write (принятые данные) tSCL 40 - -
Read (переданные данные) 100    
Время нарастания и спада импульса тактов tSCr / tSCf - - 5
Время установки сигнала выборки (setup time) tCSU 10 - -
Время удержания сигнала выборки tCH 50 - -
Время установки входных данных tSISU 20 - -
Время удержания входных данных tSIH 20 - -
Время установки выходных данных tSOD - - 100
Время удержания выходных данных tSOH 5 - -

ILI9325 SPI System Bus timing fig51

Рис. 51. Интервалы времени сигналов SPI.

Таблица интервалов времени для режима 18/16-битного интерфейса RGB (IOVCC = 1.65V .. 3.3V):

Параметр
Символ Ед. Min Typ Max
Время установки VSYNC/HSYNC (setup time) tSYNCS нс 0 - -
Время установки ENABLE tENS 10 - -
Время удержания ENABLE tENH 10 - -
Время установки данных PD tPDS 10 - -
Время удержания данных PD tPDH 40 - -
Длительность лог. 1 импульса DOTCLK PWDH 40    
Длительность лог. 0 импульса DOTCLK PWDL 40 - -
Время цикла DOTCLK tCYCD 100 - -
Время нарастания / спада DOTCLK, VSYNC, HSYNC trghr / trghf - - 25

Таблица интервалов времени для режима 6-битного интерфейса RGB (IOVCC = 1.65V .. 3.3V):

Параметр
Символ Ед. Min Typ Max
Время установки VSYNC/HSYNC (setup time) tSYNCS нс 0 - -
Время установки ENABLE tENS 10 - -
Время удержания ENABLE tENH 10 - -
Время установки данных PD tPDS 10 - -
Время удержания данных PD tPDH 30 - -
Длительность лог. 1 импульса DOTCLK PWDH 30    
Длительность лог. 0 импульса DOTCLK PWDL 30 - -
Время цикла DOTCLK tCYCD 80 - -
Время нарастания / спада DOTCLK, VSYNC, HSYNC trghr / trghf - - 25

ILI9325 RGB Interface timing fig52

Рис. 51. Интервалы времени интерфейса RGB.

[Ссылки]

1. ILI9325 site:adafruit.com.
2. Подключение шилда 2.4" TFT LCD.

 

Добавить комментарий


Защитный код
Обновить

Top of Page