Контроллер прерывания ESP32-C3 позволяет выполнять захват, маскирование и динамическую настройку приоритетов от сигналов источников прерывания, поступающих от периферийных устройств на RISC-V CPU. Контроллер прерываний поддерживает:

• До 31 асинхронных прерываний с уникальными ID (1-31).
• Конфигурацию через чтение/запись регистров MMR (memory mapped register).
• Поддерживаются источники прерываний как по уровню (level), так и по перепаду сигнала (edge).
• 15 уровней приоритета, программируемого для каждого прерывания.
• Программируемый глобальный порог для маскируемых прерываний с пониженным приоритетом.
• ID прерываний отображаются на смещения таблицы векторов прерываний (trap-vector address offsets).

Полный список регистров прерывания и их подробное описание см. в [1], глава "Interrupt Matrix (INTMTRX)", секция 8.4, группа регистров "CPU Interrupt Registers".

[Свойства ID прерываний]

Каждый ID обладает привязанными к нему 5 свойствами:

1. Enable State (0-1).

• Определяет, разрешено ли прерывание для захвата и обработки ядром CPU.
• Программируется записью соответствующего бита в регистр INTERRUPT_CORE0_CPU_INT_ENABLE_REG.

2. Type (0-1).

• Позволяет защелкнуть состояние сигнала прерывания по его фронту.
• Программируется записью соответствующего бита в регистр INTERRUPT_CORE0_CPU_INT_TYPE_REG.
• Прерывание, для которого Type сохраняется равным 0, называется прерыванием типа "level" (прерывание по уровню).
• Прерывание, для которого Type устанавливается равным 1, называется прерыванием типа "edge" (прерывание по перепаду).

3. Priority (1 .. 15).

• Определяет, какое прерывание вместе с другими прерываниями, ожидающими обработки, будет обработано CPU в первую очередь.
• Программируется записью INTERRUPT_CORE0_CPU_INT_PRI_n_REG для определенного interrupt ID n в диапазоне (1-31).
• Разрешенные прерывания с приоритетом 0 или меньше, чем значение порога в INTERRUPT_CORE0_CPU_INT_THRESH_REG, будут маскироваться.
• Уровни приоритета повышаются от 1 (самый низкий приоритет) до 15 (самый высокий приоритет).
• Прерывания с одинаковым приоритетом статически приоритизируются по их ID, при этом самый малый ID получает самый высокий приоритет.

4. Pending State (0-1).

• Отражает захваченное состояние разрешенного и демаскированного сигнала прерывания.
• Для каждого interrupt ID соответствующий бит (read-only) в регистре INTERRUPT_CORE0_CPU_INT_EIP_STATUS_REG показывает его состояние ожидания обработки.
• Ожидающее обработки прерывание приведет к тому, что CPU войдет в ловушку (trap), если нет других ожидающих обработки прерываний с более высоким приоритетом.
• Считается, что ожидающее обработки прерывание является "заявленным" (claimed) если оно вытесняет обработку другого кода и заставляет CPU перейти по соответствующему вектору обработки прерывания (trap vector address).
• Все ожидающие обработки прерывания, которые которые пока не обрабатываются, обозначаются как "не заявленные" (unclaimed).

5. Clear State (0-1).

• Переключение этого бита очистит состояние ожидания только для заявленных прерываний, работающих по перепаду (edge).
• Переключение происходит путем установки и последующего сброс соответствующего бита в регистре INTERRUPT_CORE0_CPU_INT_CLEAR_REG.
• Этот бит не влияет на прерывание, работающее по уровню (level), и должно быть очищено из источника.
• Состояние ожидания обработки для unclaimed прерывания типа edge может быть при необходимости сброшено (flushed), путем предварительной очистки бита в регистре INTERRUPT_CORE0_CPU_INT_ENABLE_REG, и затем переключения того же самого бита в регистре INTERRUPT_CORE0_CPU_INT_CLEAR_REG.

Когда CPU обслуживает ожидающее обработки прерывания, происходит следующее:

• CPU сохраняет адрес текущей выполняемой инструкции mepc, чтобы позже можно было продолжить её выполнение.
• CPU обновляет значение mcause на ID обрабатываемого прерывания.
• CPU копирует состояние MIE в MPIE, после чего очищает MIE, тем самым прерывания глобально запрещаются.
• CPU входит в trap путем перехода по выровненному на размер слова (word-aligned) смещению адреса, сохраненного в mtvec.

Таблица 1-3 показывает отображение каждого interrupt ID на соответствующий вектор прерывания (trap-vector address). Если кратко, то word aligned trap address для прерывания с определенным ID = i может быть вычислен как (mtvec + 4i).

Примечание: ID = 0 недоступен, поэтому не может использоваться для захвата прерываний. Причина в том, что соответствующий trap vector address (mtvec + 0x00) зарезервирован для исключений (exceptions).

Таблица 1-­3. Карта идентификаторов для адресов векторов прерываний.

После перехода на адрес вектора прерывания поток выполнения зависит от программной реализации, хотя скорее всего прерывание будет обработано (и очищено) в каком-то обработчике (interrupt service routine, ISR), и нормальное выполнение кода возобновится, как только CPU выполнит инструкцию MRET.

При выполнении инструкции MRET происходит следующее:

• CPU копирует состояние MPIE обратно в MIE, и затем очищает MPIE. Это значит, что если ранее MPIE был установлен, то после MRET будет установлен MIE, что глобально разрешит прерывания.
• CPU переходит по адресу, сохраненному в mepc, и выполнение кода возобновляется.

Есть возможность реализовать программно-управляемую вложенность прерываний внутри ISR, как это показано далее в разделе "Рекомендации по обработке прерываний".

Ниже перечислены моменты, описывающие функциональное поведение контроллера:

• Только если у прерывание ненулевой приоритет, который больше или равен значению в регистре порога, оно будет отражено в регистре INTERRUPT_CORE0_CPU_INT_EIP_STATUS_REG.
• Если прерывание видимо в регистре INTERRUPT_CORE0_CPU_INT_EIP_STATUS_REG, и пока не обработано, то его можно маскировать (и предотвратить таким образом его обработку) путем либо понижения его приоритета, либо путем повышения глобального порога.
• Если прерывание, видимое в INTERRUPT_CORE0_CPU_INT_EIP_STATUS_REG, было сброшено (и таким образом, была предотвращена его обработка), то оно должно быть запрещено (и очищено, если у него тип edge).

[Рекомендации по обработке прерываний]

Аспекты латентности. При настройке контроллера прерываний происходит задержка. В установившемся рабочем состоянии (steady state) у контроллера прерываний задержка фиксирована, и равна 4 тактам. Steady state означает, что недавно в регистры контроллера прерываний не было внесено никаких изменений. Это означает, что время обработки любого прерывания, установленного для контроллера, составит ровно 4 такта до момента, когда CPU начнет обработку прерывания. При этом также подразумевается, что CPU может выполнить до 5 инструкций перед тем, как произойдет вытеснение текущего кода.

Всякий раз, когда регистры контроллера прерываний модифицируются, он входит в переходное состояние, которое может занимать до 4 тактов, пока не станет снова активным steady state. Во время этого переходного состояния порядок прерываний может быть не предсказуемым, и поэтому для безопасности требуется несколько измерений в программе, чтобы избежать проблем синхронизации.

Также следует заметить, что регистры конфигурации контроллера прерываний лежат в диапазоне адресов APB, следовательно любой доступ на чтение/запись в эти регистры может занять несколько тактов. Принимая во внимание вышеупомянутые характеристики, пользователям рекомендуется следовать последовательности, описанной ниже, всякий раз, когда выполняется модификация любого из регистров контроллера прерываний:

1. Сохраните состояние MIE и очистите в 0 MIE.
2. Выполните операцию read-modify-write одного или нескольких регистров контроллера прерываний.
3. Выполните инструкцию FENCE, чтобы подождать завершения любой операции записи.
4. И наконец, восстановите состояние MIE.

Из-за критических ограничений рекомендуется предварительно запретить глобальные прерывания (MIE=0) всякий раз, когда конфигурируются регистры контроллера прерываний, и затем восстановить MIE, как показано в последовательности выше.

После завершения описанной выше последовательности контроллер прерываний возобновит работу в установившемся состоянии (steady state).

Процедура конфигурации. По умолчанию прерывания запрещены глобально, поскольку бит MIE в mstatus равен 0. Программа должна установить MIE=1 после инициализации стека прерывания (включая установку mtvec в адрес вектора прерывания).

Во время нормального выполнения кода, если прерывание n должно быть разрешено, следует придерживаться последовательности действий:

1. Сохраните состояние MIE и очистите MIE в 0.
2. В зависимости от типа прерывания (edge/level) установите или сбросьте n-бит регистра INTERRUPT_CORE0_CPU_INT_TYPE_REG.
3. Установите приоритет путем записи значения в регистр INTERRUPT_CORE0_CPU_INT_PRI_n_REG в диапазоне от 1 до 15.
4. Установите n-бит в INTERRUPT_CORE0_CPU_INT_ENABLE_REG.
5. Выполните инструкцию FENCE.
6. Восстановите состояние MIE.

Когда ожидают обработки одно или несколько прерываний, CPU подтверждает (claims) обработку прерывания с самым высоким приоритетом, и перескакивает на trap vector address, соответствующий ID прерывания. Программная реализация может прочитать mcause для определения типа trap (mcause(31) = 1 для прерываний и = 0 для исключений), и затем ID прерывания (mcause(4-0) дает ID прерывания или исключения). Это может не потребоваться, если каждый адрес в таблице векторов соответствует разным обработчикам. В конечном итоге обработчики trap перенаправляют выполнение на соответствующий ISR для этого прерывания.

На входе в ISR программа должна переключить n-бит регистра INTERRUPT_CORE0_CPU_INT_CLEAR_REG, если у прерывания тип edge, или очистить источник прерывания, если у него тип level.

Программа также может обновить значение INTERRUPT_CORE0_CPU_INT_THRESH_REG и запрограммировать MIE=1, чтобы позволить более высокоприоритетным прерываниям вытеснить текущий ISR (тем самым реализуется вложенность прерываний), однако перед этим все состояния регистров CSR должно быть сохранено (mepc, mstatus, mcause, и т. д.), поскольку они будут перезаписаны вытесняющим прерыванием. Позже, когда выполняется ISR, значения этих CSR должно быть восстановлено.

И наконец, когда выполнение вернется из ISR обратно в trap handler, используется инструкция MRET для возобновления нормального выполнения кода.

Впоследствии, если прерывание n больше не требуется и должно быть запрещено, нужно придерживаться последовательности действий:

1. Сохраните состояние MIE и очистите MIE в 0.
2. Проверьте в регистре INTERRUPT_CORE0_CPU_INT_EIP_STATUS_REG, имеется ли ожидающее обработки прерывание.
3. Установите/сбросьте бит n регистра INTERRUPT_CORE0_CPU_INT_ENABLE_REG.
4. Если на шаге 2 было обнаружено прерывание типа edge, то должен быть переключен n-бит регистра INTERRUPT_CORE0_CPU_INT_CLEAR_REG, тем самым будет сброшен (flush) его статус ожидания обработки.
5. Выполните инструкцию FENCE.
6. Восстановите состояние MIE.

Показанная здесь последовательность действий всего лишь рекомендуемая. Реальная реализация ПО может меняться.

[Описание регистров]

Адрес матрицы регистров прерываний (Interrupt Matrix) равен 0x600C2000, и занимает 4 килобайта (диапазон от 0x600C2000 до 0x600C2FFF включительно). Адреса контроллера прерываний базируются относительно адреса Interrupt Controller, предоставленного в таблице 3-4 главы 3 "System and Memory" [1]. Полный список регистров прерывания и подробное описание информации конфигурации см. в главе 8 "Interrupt Matrix (INTMTRX)", секция 8.4, группа регистров "CPU Interrupt Registers" [1].

В таблице 3-4 перечислены все модули/периферийные устройства и их соответствующие диапазоны адресов. Обратите внимание, что адресное пространство определенных модулей/периферийных устройств определены в столбцах "Диапазон адресов" (включая "Нижний адрес" и "Верхний адрес").

Таблица 3-­4. Карта адресов модулей / периферийных устройств.

[Interrupt Matrix (INTMTRX)]

Матрица прерываний, встроенная в ESP32-C3, независимо перенаправляет источники прерываний периферийных устройств в в прерывания периферийных устройств ESP-RISC-V CPU, чтобы своевременно информировать CPU о необходимости обработки поступающих прерываний. У ESP32-C3 есть 62 внутренних источника прерываний периферийных устройств. Эта матрица прерываний необходима, чтобы отобразить их на 31 прерывание CPU.

Примечание: в этой главе описание сфокусировано на том, как отображаются источники прерываний периферийных устройств на прерывания CPU. Более подробно про конфигурацию прерываний, вектора, рекомендуемые операции ISA, см. [2].

Функции Interrupt Matrix (INTMTRX):

• На входе принимает сигналы до 62 источников прерываний от периферийных устройств.
• На выходе генерирует для CPU до 31 прерываний периферийных устройств.
• Опрос текущего состояния источников прерываний прерываний периферийных устройств.
• Конфигурирование приоритета, типа, порога и разрешения сигналов прерывания CPU.

На рис. 8-1 показана структура матрицы прерываний.

Рис. 8-1. Структура Interrupt Matrix.

Источники прерываний. Всего у ESP32-C3 есть 62 источника прерываний от периферийных устройств. В таблице 8-1 перечислены все источники и их соответствующие регистры конфигурации и статуса.

• Столбец "№": номер источника прерывания от периферийного устройства, может быть в диапазоне 0 .. 61.

• Столбец "Глава": показывает, в какой главе [1] подробно описан источник прерывания.

• Столбец "Источник": имя источника прерывания периферийного устройства.

• Столбец "Регистр конфигурации": регистры, используемые для перенаправления сигнала источника прерывания от периферийного устройства на прерывания периферийных устройств CPU.

• Столбец "Регистр статуса": регистры, используемые для индикации состояния прерывания от источников прерываний периферийных устройств.

– Столбец "Регистр статус - Бит": позиция бита в регистре статуса, показывающего статус прерывания.
– Столбец "Регистр статуса - Имя": мнемоническое имя регистров статуса.

Таблица 8-1. Регистры конфигурации/статуса прерываний CPU и источников прерывания периферийных устройств.

Прерывания CPU. ESP32-C3 реализует свой механизм прерываний на основе контроллера прерываний вместо спецификации RISC-V Privileged ISA. У ESP-RISC-V CPU есть 31 прерывания, пронумерованных в диапазоне 1 .. 31. Каждое прерывание CPU имеет следующие свойства.

• Уровни приоритета от 1 (самый низкий приоритет) до 15 (самый высокий приоритет).
• Конфигурируемый тип прерывания - срабатывание либо по уровню сигнала (level-triggered) или по перепаду уровня (edge-triggered).
• Прерывания с низким уровнем можно маскировать с помощью установки порога (interrupt threshold).

Примечание: для подробной информации о том, как конфигурировать прерывания CPU, см. [2].

Выделение источника прерывания периферийного устройства для CPU. В этой секции используются следующие термины для описания работы матрицы прерываний.

• Source_X: означает источник прерывания от периферийного устройства, где X обозначает номер этого прерывания в таблице 8-1.
• INTERRUPT_CORE0_SOURCE_X_MAP_REG: обозначает регистр конфигурации для источника прерывания периферийного устройства (Source_X).
• Num_P: индекс прерывания CPU, может быть 1 .. 31.
• Interrupt_P: означает для CPU номер прерывания как Num_P.

Выделение одного источника прерывания периферийного устройства (Source_X) для CPU. Установка соответствующего регистра конфигурации INTERRUPT_CORE0_SOURCE_X_MAP_REG для Source_X в Num_P выделяет этот источник прерывания для Interrupt_P.

Выделение нескольких источников прерывания периферийного устройства (Source_Xn) для CPU. Установка соответствующего регистра конфигурации INTERRUPT_CORE0_SOURCE_Xn_MAP_REG каждого источника прерывания в одинаковое значение Num_P выделяет несколько источников прерывания для одного и тог же Interrupt_P. Любой из этих источников может вызвать активацию CPU Interrupt_P. Когда генерируется сигнал прерывания, CPU должен проверить регистры статуса прерывания, чтобы определить периферийное устройство, которое сгенерировало прерывание. Для дополнительной информации см. [2].

Запрет источника прерывания периферийного устройства для CPU (Source_X). Очистка регистра конфигурации INTERRUPT_CORE0_SOURCE_X_MAP_REG запретит соответствующий источник прерывания.

Опрос текущего статуса прерывания от источника периферийного устройства. Пользователи могут опрашивать статус прерывания источника от периферийного устройства путем чтения значения бита в регистре INTERRUPT_CORE0_INTR_STATUS_n_REG (регистр только для чтения). Для отображения между INTERRUPT_CORE0_INTR_STATUS_n_REG и источниками прерываний от периферийных устройств см. таблицу 8-1.

[Общее описание регистров]

Следующие адреса регистров указаны относительно базового адреса матрицы прерываний из таблицы 3-4 в главе 3 "System and Memory" [1].

INTERRUPT_CORE0_PWR_INTR_MAP_REG (0x0008)

INTERRUPT_CORE0_I2C_MST_INT_MAP_REG (0x002C)

INTERRUPT_CORE0_SLC0_INTR_MAP_REG (0x0030)

INTERRUPT_CORE0_SLC1_INTR_MAP_REG (0x0034)

INTERRUPT_CORE0_APB_CTRL_INTR_MAP_REG (0x0038)

INTERRUPT_CORE0_UHCI0_INTR_MAP_REG (0x003C)

INTERRUPT_CORE0_GPIO_INTERRUPT_PRO_MAP_REG (0x0040)

INTERRUPT_CORE0_GPIO_INTERRUPT_PRO_NMI_MAP_REG (0x0044)

INTERRUPT_CORE0_SPI_INTR_1_MAP_REG (0x0048)

INTERRUPT_CORE0_SPI_INTR_2_MAP_REG (0x004C)

INTERRUPT_CORE0_I2S1_INT_MAP_REG (0x0050)

INTERRUPT_CORE0_UART_INTR_MAP_REG (0x0054)

INTERRUPT_CORE0_UART1_INTR_MAP_REG (0x0058)

INTERRUPT_CORE0_LEDC_INT_MAP_REG (0x005C)

INTERRUPT_CORE0_EFUSE_INT_MAP_REG (0x0060)

INTERRUPT_CORE0_CAN_INT_MAP_REG (0x0064)

INTERRUPT_CORE0_USB_INTR_MAP_REG (0x0068)

INTERRUPT_CORE0_RTC_CORE_INTR_MAP_REG (0x006C)

INTERRUPT_CORE0_RMT_INTR_MAP_REG (0x0070)

INTERRUPT_CORE0_I2C_EXT0_INTR_MAP_REG (0x0074)

INTERRUPT_CORE0_TIMER_INT1_MAP_REG (0x0078)

INTERRUPT_CORE0_TIMER_INT2_MAP_REG (0x007C)

INTERRUPT_CORE0_TG_T0_INT_MAP_REG (0x0080)

INTERRUPT_CORE0_TG_WDT_INT_MAP_REG (0x0084)

INTERRUPT_CORE0_TG1_T0_INT_MAP_REG (0x0088)

INTERRUPT_CORE0_TG1_WDT_INT_MAP_REG (0x008C)

INTERRUPT_CORE0_CACHE_IA_INT_MAP_REG (0x0090)

INTERRUPT_CORE0_SYSTIMER_TARGET0_INT_MAP_REG (0x0094)

INTERRUPT_CORE0_SYSTIMER_TARGET1_INT_MAP_REG (0x0098)

INTERRUPT_CORE0_SYSTIMER_TARGET2_INT_MAP_REG (0x009C)

INTERRUPT_CORE0_SPI_MEM_REJECT_INTR_MAP_REG (0x00A0)

INTERRUPT_CORE0_ICACHE_PRELOAD_INT_MAP_REG (0x00A4)

INTERRUPT_CORE0_ICACHE_SYNC_INT_MAP_REG (0x00A8)

INTERRUPT_CORE0_APB_ADC_INT_MAP_REG (0x00AC)

INTERRUPT_CORE0_DMA_CH0_INT_MAP_REG (0x00B0)

INTERRUPT_CORE0_DMA_CH1_INT_MAP_REG (0x00B4)

INTERRUPT_CORE0_DMA_CH2_INT_MAP_REG (0x00B8)

INTERRUPT_CORE0_RSA_INT_MAP_REG (0x00BC)

INTERRUPT_CORE0_AES_INT_MAP_REG (0x00C0)

INTERRUPT_CORE0_SHA_INT_MAP_REG (0x00C4)

INTERRUPT_CORE0_CPU_INTR_FROM_CPU_0_MAP_REG (0x00C8)

INTERRUPT_CORE0_CPU_INTR_FROM_CPU_1_MAP_REG (0x00CC)

INTERRUPT_CORE0_CPU_INTR_FROM_CPU_2_MAP_REG (0x00D0)

INTERRUPT_CORE0_CPU_INTR_FROM_CPU_3_MAP_REG (0x00D4)

INTERRUPT_CORE0_ASSIST_DEBUG_INTR_MAP_REG (0x00D8)

INTERRUPT_CORE0_DMA_APBPERI_PMS_MONITOR_VIOLATE_INTR_MAP_REG (0x00DC)

INTERRUPT_CORE0_CORE_0_IRAM0_PMS_MONITOR_VIOLATE_INTR_MAP_REG (0x00E0)

INTERRUPT_CORE0_CORE_0_DRAM0_PMS_MONITOR_VIOLATE_INTR_MAP_REG (0x00E4)

INTERRUPT_CORE0_CORE_0_PIF_PMS_MONITOR_VIOLATE_INTR_MAP_REG (0x00E8)

INTERRUPT_CORE0_CORE_0_PIF_PMS_MONITOR_VIOLATE_SIZE_INTR_MAP_REG (0x00EC)

INTERRUPT_CORE0_BACKUP_PMS_VIOLATE_INTR_MAP_REG (0x00F0)

INTERRUPT_CORE0_CACHE_CORE0_ACS_INT_MAP_REG (0x00F4)

INTERRUPT_CORE0_SOURCE_X_MAP Отображает источник прерывания (SOURCE_X) на прерывание CPU. Для дополнительной информации про SOURCE_X см. таблицу 8-1 (R/W).

INTERRUPT_CORE0_INTR_STATUS_0_REG (0x00F8)

INTERRUPT_CORE0_INTR_STATUS_0 Этот регистр хранит статус первых 32 источников прерывания: 0 .. 31. Если здесь какой-либо бит равен 1, то это означает, что соответствующий источник активировал прерывание (RO).

INTERRUPT_CORE0_INTR_STATUS_1_REG (0x00FC)

INTERRUPT_CORE0_INTR_STATUS_1 Этот регистр хранит статус следующих 32 источников прерывания: 32 .. 61. Если здесь какой-либо бит равен 1, то это означает, что соответствующий источник активировал прерывание (RO).

INTERRUPT_CORE0_CLOCK_GATE_REG (0x0100)

INTERRUPT_CORE0_CLK_EN Установите в 1, чтобы принудительно включить такты регистра прерываний (R/W).

INTERRUPT_CORE0_CPU_INT_ENABLE_REG (0x0104)

INTERRUPT_CORE0_CPU_INT_ENABLE Запишите 1 в определенный бит, чтобы разрешить соответствующее прерывание CPU. Для информации о том, как использовать этот регистр, см. [2] (R/W).

INTERRUPT_CORE0_CPU_INT_TYPE_REG (0x0108)

INTERRUPT_CORE0_CPU_INT_TYPE Конфигурирует тип прерывания CPU. 0: level-triggered, 1: edge-triggered. Для информации о том, как использовать этот регистр, см. [2] (R/W).

INTERRUPT_CORE0_CPU_INT_CLEAR_REG (0x010C)

INTERRUPT_CORE0_CPU_INT_CLEAR Запись 1 в этот бит очистит соответствующее прерывание CPU. Для информации о том, как использовать этот регистр, см. [2] (R/W).

INTERRUPT_CORE0_CPU_INT_EIP_STATUS_REG (0x0110)

INTERRUPT_CORE0_CPU_INT_EIP_STATUS Хранит статус ожидания обработки прерывания CPU interrupts. Для информации о том, как использовать этот регистр, см. [2] (RO).

INTERRUPT_CORE0_CPU_INT_PRI_n_REG (n: 1 .. 31)(0x0118 + 0x4*n)

INTERRUPT_CORE0_CPU_PRI_n_MAP Установит приоритет для n-прерывания CPU. Здесь может быть установлен приоритет в диапазоне от 1 (самый низкий приоритет) до 15 (самый высокий приоритет). Для информации о том, как использовать этот регистр, см. [2] (R/W).

INTERRUPT_CORE0_CPU_INT_THRESH_REG (0x0194)

INTERRUPT_CORE0_CPU_INT_THRESH Установит порог для активации прерывания для CPU. Ядро CPU ответит на прерывание только в том случае, когда его приоритет больше или равен этому установленному порогу. Для информации о том, как использовать этот регистр, см. [2].

INTERRUPT_CORE0_INTERRUPT_DATE_REG (0x07FC).

INTERRUPT_CORE0_INTERRUPT_DATE Version control register (R/W).

[Ссылки]

1. ESP32­C3 Technical Reference Manual site:espressif.com.
2. ESP32-C3 ESP-RISC-V CPU.