BOTTOM. Это нижнее (минимальное) значение счетчика, 0x00 для 8-разрядных таймеров.

MAX. Это максимальное значение счетчика, 0xFF для 8-разрядных таймеров (десятичное число 255).

TOP. Это установленное предельное верхнее значение для счетчика. Оно может быть установлено равным MAX, либо установлено значением специального регистра (к примеру, для Timer0 это регистр OCR0A). Назначение зависит от режима работы счетчика.

Режимы работы определяют поведение выходных выводов Output Compare таймера счетчика, как это задано комбинацией настроечных бит Waveform Generation mode (WGM02:0) и Compare Output mode (COM0x1:0). Биты COM0x1:0 не влияют на последовательность счета, в то время как WGM02:0 влияют. Биты COM0x1:0 определяют, как будет генерироваться сигнал ШИМ - инвертированный или нет (inverted PWM или non-inverted PWM). В не-PWM режимах биты COM0x1:0 определяют, должен ли быть выход установлен, сброшен или переключен в противоположное состояние, когда наступило событие Compare Match.

[Нормальный режим (Normal mode)]

Это самый простой режим, когда WGM02:0 = 0. В этом режиме направление счета всегда прямое (инкремент), и не выполняется очистка счетчика. Счетчик просто переваливает за верхнюю границу счета MAX (0xFF), и снова начинает счет с нулевого значения (0x00). В нормальном режиме будет установлен флаг переполнения Timer/Counter Overflow Flag (TOV0) в том же самом такте таймера, когда TCNT0 обнуляется. Таким образом, бит TOV0 ведет себя как 9-й бит счетчика, за исключением того, что он всегда устанавливается и сам не очищается. Однако в комбинации с прерыванием переполнения таймера (timer overflow interrupt) флаг TOV0 автоматически очищается, и разрядность счетчика может быть увеличена уже программно. Новое значение счетчика может быть записано программно в TCNT0 в любой момент времени.

Output Compare Unit может использоваться для генерации прерываний в определенные моменты времени. Использование Output Compare для генерации сигналов в режиме Normal не рекомендуется, потому что будет слишком много расходоваться времени CPU.

[Режим очистки при совпадении (CTC mode)]

В режиме Clear Timer on Compare или CTC mode (WGM02:0 = 2) регистр OCR0A используется для управления разрешающей способностью счетчика. Счетчик автоматически сбрасывается в 0, когда значение счетчика TCNT0 совпадет с OCR0A. Поэтому OCR0A определяет верхний предел, до которого работает счетчик, что влияет на его разрешение. Этот режим дает большие возможности по управлению выходной частотой Compare Match. Это также упрощает алгоритм подсчета внешних событий.

Диаграмма времени CTC mode показана на рис. 16-5. Значение счетчика (TCNT0) увеличивается до тех пор, пока не произойдет событие Compare Match между TCNT0 и OCR0A, и тогда TCNT0 очищается.

Рис. 16-5. Диаграмма работы режима CTC.

Каждый раз, когда значение счетчика достигает значения TOP, может быть сгенерировано прерывание по флагу OCF0A. Если прерывание разрешено, то обработчик прерывания может использоваться для обновления значения TOP (регистр OCR0A). Однако изменение значения TOP так, что оно станет близким к BOTTOM, когда счетчик работает без прескалера или с малым коэффициентом деления, должно делаться с осторожностью, потому что CTC mode не имеет двойной буферизации. Если новое записанное в регистр OCR0A значение будет меньше, чем текущее значение TCNT0, то счетчик пропустит событие Compare Match, и счетчик будет считать до значения MAX (0xFF), затем перевалит в 0x00, и только после этого может возникнуть очередное событие Compare Match.

Для генерации импульсов определенной частоты в CTC mode выход OC0A может быть установлен на переключение логического уровня на каждом Compare Match путем установки бито Compare Output mode в режим переключения (toggle mode, COM0A1:0 = 1). Значение OC0A не появится на выходной ножке порта, пока регистр DDR не будет настроен соответствующим образом (чтобы нужный вывод порта работал как выход). Максимальная частота получаемых импульсов f_OC0 = f_{clk_I/O}/2, когда OCR0A установлен в 0 (0x00). Общая формула для определения выходной частоты:

                      f_{clk_I/O}
f_OC0x = --------------------------
              2 * N * (1 + OCR0x)

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Точно так же, как и в Normal mode, флаг TOV0 устанавливается в том же такте таймера, когда счетчик переваливает от MAX до 0x00.

[Быстрый ШИМ (Fast PWM Mode)]

Этот режим предоставляет возможность генерации ШИМ на высокой частоте (WGM02:0 = 3 или 7). Режим Fast PWM отличается от других режимов PWM тем, что период ШИМ формируется за один проход счетчика. Счетчик считает от BOTTOM до TOP, затем начинает считать заново от BOTTOM. TOP определен как 0xFF при WGM2:0 = 3, и как значение OCR0A при WGM2:0 = 7. В non-inverting Compare Output mode бит Output Compare (OC0x) очищается, когда происходит событие Compare Match между TCNT0 и OCR0x, и устанавливается в момент, когда счетчик равен BOTTOM. В inverting Compare Output mode наоборот, выход устанавливается при событии Compare Match, и очищается при BOTTOM. Поскольку полный цикл переключения выхода осуществляется за один проход счетчика, то рабочая частота Fast PWM может быть в 2 раза выше, чем в Phase Correct PWM mode, когда используется цикл ШИМ в 2 проходах счетчика. Высокая частота делает Fast PWM хорошо подходящим для управления источником питания, выпрямителем, и в приложениях DAC (ЦАП, цифро-аналоговый преобразователь). Высокая частота позволяет упростить схему фильтра ШИМ, использовать для фильтра внешние детали меньшего размера (это относится к дросселям и конденсаторам), что также снижает общую стоимость системы.

В Fast PWM mode счетчик инкрементируется, пока его значение не достигнет значения TOP. Затем счетчик очищается на следующем тактовом цикле таймера. Диаграмма времени для Fast PWM mode показана на рис. 16-6. Значение TCNT0 на этой диаграмме показано как гистограмма для иллюстрации работы ШИМ по одному циклу. На диаграмме показаны не-инвертируемые (non-inverted) и инвертируемые (inverted) выходы ШИМ. Маленькие горизонтальные линии помечают циклы TCNT0, представляющие события Compare Match между OCR0x и TCNT0.

Рис. 16-6. Диаграмма работы Fast PWM mode.

Флаг переполнения Timer/Counter Overflow (TOV0) устанавливается каждый раз, когда счетчик достигает TOP. Если разрешено прерывание, для обновления величины сравнения может быть использован обработчик прерывания.

В режиме Fast PWM блок сравнения позволяет генерировать сигналы с помощью ШИМ на выводах портов OC0x. Установка битов COM0x1:0 в 2 будет производить неинверсный ШИМ, и выход инверсного ШИМ может быть сгенерирован установкой битов COM0x1:0 в значение 3. Установка битов COM0A1:0 в 1 позволяет выводу OC0A переключаться в противоположное состояние на событиях Compare Match, если установлен бит WGM02. Эта опция не доступна для вывода OC0B (см. таблицу 16-3). Действительное значение OC0x будет отображаться на выходном порте, если он настроен как выход с помощью соответствующего разряда регистра DDR. Сигнал ШИМ генерируется путем установки (или очистки) регистра OC0x при событиях Compare Match между OCR0x и TCNT0, и очистки (или установки) регистра OC0x на тактовом цикле таймера при очистке счетчика (когда его значение переходит от TOP к BOTTOM). Частота выходных импульсов ШИМ может быть вычислена по следующей формуле:

                    f_{clk_I/O}
f_OC0xPWM = -----------
                    N * 256

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Предельные значения для регистра OCR0A представляют специальные случаи, когда генерация выходных сигналов происходит в режиме Fast PWM. Если OCR0A установлен равным BOTTOM, то выходной сигнал будет выглядеть как короткие иголки для каждого MAX+1 цикла таймера. Установка OCR0A равным MAX приведет к постоянному выходному уровню лог. 1 или лог. 0 (в зависимости от установленной полярности выхода, которая устанавливается битами COM0A1:0).

Частота (прямоугольный сигнал со скважностью 50%, т. е. длительность 0 равна длительности 1) на выходе в Fast PWM mode может быть получена путем установки OC0x на переключение логического уровня при каждом событии Compare Match (COM0x1:0 = 1). В этом случае максимальная частота получится f_OC0 = f_{clk_I/O}/2, когда OCR0A установлен в 0. Эта функция аналогична переключению OC0A в режиме CTC, за исключением того, что в Fast PWM mode разрешена двойная буферизация узла Output Compare.

[Режим корректной фазы ШИМ (Phase Correct PWM Mode)]

Phase Correct PWM mode (WGM02:0 = 1 или 5) предоставляет для генерации сигналов высокоточный ШИМ, когда при регулировке выхода сохраняется корректность фазы. Этот режим основан на двойном проходе счетчика по одному периоду ШИМ. Счетчик постоянно считает от BOTTOM до TOP, и затем считает от TOP к BOTTOM, формируя один полный период фазы ШИМ. Граница счета TOP определена как 0xFF при WGM2:0 = 1, и как OCR0A при WGM2:0 = 5. В неинверирующем режиме (non-inverting Compare Output mode), выход (Output Compare, OC0x) очищается при совпадении (Compare Match) между TCNT0 и OCR0x во время счета вверх, и устанавливается при совпадении (Compare Match) во время счета вниз. В инверсном режиме (inverting Output Compare mode), все работает аналогично, но выходной сигнал инвертируется. Двойной проход для одного периода ШИМ имеет в 2 раза меньше выходную рабочую частоту ШИМ по сравнению с режимом, когда счетчик формирует период ШИМ за 1 проход. Однако симметрия при формировании ШИМ, когда счетчик работает в 2 прохода, позволяет осуществить точное регулирование, что желательно для приложений регулирования двигателей.

В Phase Correct PWM mode счетчик инкрементируется, пока его значение не достигнет TOP, при этом формируется первая часть периода ШИМ. Когда счетчик достиг TOP, он меняет направление счета, и начинается формирование второй части периода ШИМ. Значение TCNT0 будет равно TOP в течение одного тактового цикла таймера. Диаграмма времени работы Phase Correct PWM mode показана на рис. 16-7. Значение TCNT0 на диаграмме показано в виде гистограммы, иллюстрирующей работу счетчика за 2 прохода. На диаграмме показаны не инвертирующий и инвертирующий выходы ШИМ. Маленькие горизонтальные линии помечают циклы TCNT0, представляющие события Compare Match между OCR0x и TCNT0.

Рис. 16-7. Диаграмма работы Phase Correct PWM Mode.

Флаг переполнения Timer/Counter Overflow (TOV0) устанавливается каждый раз, когда счетчик достигает BOTTOM. Флаг прерывания может использоваться для генерации прерывания каждый раз, когда счетчик достигает значения BOTTOM. Сравните с Fast PWM mode: там флаг TOV0 устанавливается, когда счетчик достигает значения TOP.

В Phase Correct PWM mode узел сравнения позволяет генерировать сигналы с помощью ШИМ на выводах OC0x. Установка COM0x1:0 в значение 2 даст неинверсный ШИМ (non-inverted PWM). Инверсный ШИМ генерируется установкой COM0x1:0 в значение 3. Если установить бит COM0A0 в 1, то это даст переключение OC0A в противоположный уровень при каждом событии Compare Match, если установлен бит WGM02. Эта опция не доступна для вывода OC0B (см. таблицу 16-4). Действительное значение OC0x будет отображаться на выходном порте, если он настроен как выход с помощью соответствующего разряда регистра DDR. Сигнал ШИМ генерируется путем очистки (или установки) регистра OC0x при событиях Compare Match между OCR0x и TCNT0 когда счетчик считает вверх, и установки (или очистки) регистра OC0x на событии Compare Match между OCR0x и TCNT0 когда счетчик считает вниз. Частота выходных импульсов ШИМ может быть вычислена по следующей формуле:

                        f_{clk_I/O}
f_OC0xPCPWM = -----------
                        N * 510

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Предельные значения для регистра OCR0A представляют специальные случаи, когда генерация выходных сигналов происходит в режиме Phase Correct PWM. Если OCR0A установлен равным BOTTOM, то на выходе будет постоянно лог. 0, и если установлен равным MAX, то на выходе будет постоянно лог. 1 (для non-inverted PWM; если работает inverted PWM, то выходные уровни меняются на противоположные).

В самом начале периода 2 на рис. 16-7 сигнал OC0x переходит от лог. 1 к лог. 0, даже если здесь нет события Compare Match. Точка этого перехода гарантирует симметрию сигнала относительно BOTTOM. Имеется 2 случая, когда происходит переход без события Compare Match:

• OCR0A меняет свое значение от MAX, как на рис. 16-7. Когда значение OCR0A равно MAX, тогда значение вывода OC0 то же самое, как получается в результате счета вниз при событии Compare Match. Чтобы гарантировать симметрию сигнала относительно BOTTOM, значение OC0 при MAX должно соответствовать результату счета вверх при Compare Match.
• Таймер начинает считать от значения, которое больше чем значение в OCR0A, и по этой причине пропускается событие Compare Match, и следовательно пропускается изменение OC0, которое произошло бы на этом пути.

Таймер/счетчик разработан как синхронный. Тактовый сигнал clk_T0, показанный на диаграммах, является разрешающим функционирование счетчика (если такты присутствуют, работа таймера/счетчика разрешена, если такты отключены, то запрещена). На рисунках диаграмм показаны события, когда устанавливается флаги прерывания. На рис. 16-8 содержатся данные тактирования для базового функционирования таймера/счетчика. Показана последовательность счета, когда значение счетчика близко к MAX во всех режимах, отличающихся от Phase Correct PWM mode.

Рис. 16-8. Диаграмма тактирования счетчика, прескалер отключен.

На рис. 16-9 показана та же самая диаграмма, но в этом случае включен прескалер с коэффициентом деления 8.

Рис. 16-9. Диаграмма тактирования счетчика, прескалер включен (f_{clk_I/O}/8).

На рис. 16-10 показана установка OCF0B во всех режимах и OCF0A во всех режимах, за исключением CTC mode и PWM mode, когда OCR0A является границей TOP.

Рис. 16-10. Диаграмма тактирования счетчика с установкой OCF0x, прескалер включен (f_{clk_I/O}/8).

На рис. 16-11 показана установка OCF0A и очистка TCNT0 в CTC mode и Fast PWM mode, когда OCR0A является границей TOP.

Рис. 16-11. Диаграмма тактирования счетчика с очисткой таймера на событии Compare Match, прескалер включен (f_{clk_I/O}/8).

TCCR0A – Timer/Counter Control Register A

Адрес 0x24 (0x44)

• 7:6 – COM0A1:0: Compare Match Output A Mode

Эти биты управляют поведением вывода Output Compare A (OC0A). Если один или оба бита COM0A1:0 установлены, то выход OC0A переназначает нормальное поведение порта ввода/вывода, к которому привязан OC0A (это порт PB7). Однако имейте в виду, что бит Data Direction Register (DDR), соответствующий выводу OC0A, должен быть установлен в лог. 1, чтобы заработал выходной драйвер порта (DDRB7).

Когда OC0A подключен к порту, функционал COM0A1:0 зависит от состояния бит WGM02:0. В таблице 16-2 показан функционал COM0A1:0, когда биты WGM02:0 установлены в режим Normal или CTC (режимы не-PWM).

Табл. 16-2. Compare Output Mode, non-PWM Mode.

В таблице 16-3 показан функционал бит COM0A1:0, когда биты WGM01:0 установлены в Fast PWM mode.

Табл. 16-3. Compare Output Mode, Fast PWM Mode⁽¹⁾.

Примечание (1): имеется специальная ситуация, когда OCR0A равен TOP, и установлен COM0A1. В этом случае событие Compare Match игнорируется, однако происходит установка или очистка при BOTTOM. Подробнее см. описание режима Fast PWM.

В таблице 16-4 показан функционал бит COM0A1:0, когда биты WGM02:0 установлены для Phase Correct PWM mode.

Табл. 16-4. Compare Output Mode, Phase Correct PWM Mode⁽¹⁾.

Примечание (1): имеется специальная ситуация, когда OCR0A равен TOP, и установлен COM0A1. В этом случае событие Compare Match игнорируется, однако происходит установка или очистка при BOTTOM. Подробнее см. описание режима Phase Correct PWM.

• 5:4 – COM0B1:0: Compare Match Output B Mode

Эти биты управляют поведением вывода Output Compare B (OC0B). Если один или оба бита COM0A1:0 установлены, то выход OC0B переназначает нормальное поведение порта ввода/вывода, к которому привязан OC0B (это PG5). Однако имейте в виду, что бит Data Direction Register (DDR), соответствующий выводу OC0B (бит DDRG5), должен быть установлен в лог. 1, чтобы заработал выходной драйвер порта.

Когда OC0B подключен к порту, функционал COM0B1:0 зависит от состояния бит WGM02:0. В таблице 16-5 показан функционал COM0B1:0, когда биты WGM02:0 установлены в режим Normal или CTC (режим не-PWM).

Табл. 16-5. Compare Output Mode, non-PWM Mode.

В таблице 16-6 показан функционал бит COM0B1:0, когда биты WGM02:0 установлены в Fast PWM mode.

Табл. 16-6. Compare Output Mode, Fast PWM Mode⁽¹⁾.

Примечание (1): имеется специальная ситуация, когда OCR0B равен TOP, и установлен COM0B1. В этом случае событие Compare Match игнорируется, однако происходит установка или очистка при BOTTOM. Подробнее см. описание режима Fast PWM.

В таблице 16-7 показан функционал бит COM0B1:0, когда биты WGM02:0 установлены для Phase Correct PWM mode.

Табл. 16-7. Compare Output Mode, Phase Correct PWM Mode⁽¹⁾.

Примечание (1): имеется специальная ситуация, когда OCR0B равен TOP, и установлен COM0B1. В этом случае событие Compare Match игнорируется, однако происходит установка или очистка при BOTTOM. Подробнее см. описание режима Phase Correct PWM.

• 3, 2 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 1:0 – WGM01:0: Waveform Generation Mode

В комбинации с битом WGM02, который находится в регистре TCCR0B, эти биты управляют последовательностью счета, источником для максимального значения (TOP) счетчика, и типом используемой генерации сигнала, см. таблицу 16-8. Поддерживаются следующие режимы работы: Normal mode (счетчик), очистка при событии совпадения CTC mode, и два типа генерации ШИМ.

Табл. 16-8. Описание бит Waveform Generation Mode.

Примечание (1): MAX=0xFF, BOTTOM=0x00.

TCCR0B – Timer/Counter Control Register B

Адрес 0x25 (0x45)

• 7 – FOC0A: Force Output Compare A

Бит FOC0A активен только тогда, когда биты WGM задают режим не-PWM.

Однако для обеспечения совместимости с микроконтроллерами, которые возможно появятся в будущем, этот бит должен быть установлен в 0, когда TCCR0B записывается при работе в режиме PWM. Когда записывается лог. 1 в бит FOC0A, то немедленно и принудительно срабатывает событие Compare Match в модуле генерации сигнала (Waveform Generation unit). Выход OC0A поменяет свое состояние в соответствии с настройками бит COM0A1:0. Имейте в виду, что бит FOC0A реализован как строб. Таким образом значение бит COM0A1:0 определяет эффект от принудительного наступления события сравнения.

Строб FOC0A не будет генерировать любое прерывание, и при этом не будет очищен таймер в режиме CTC при использовании OCR0A в качестве значения TOP.

Бит FOC0A всегда читается как 0.

• 6 – FOC0B: Force Output Compare B

Бит FOC0B активен только тогда, когда биты WGM задают режим не-PWM.

Однако для обеспечения совместимости с микроконтроллерами, которые возможно появятся в будущем, этот бит должен быть установлен в 0, когда TCCR0B записывается при работе в режиме PWM. Когда записывается лог. 1 в бит FOC0B, то немедленно и принудительно срабатывает событие Compare Match в модуле генерации сигнала (Waveform Generation unit). Выход OC0B поменяет свое состояние в соответствии с настройками бит COM0B1:0. Имейте в виду, что бит FOC0B реализован как строб. Таким образом значение бит COM0B1:0 определяет эффект от принудительного наступления события сравнения.

Строб FOC0B не будет генерировать любое прерывание, и при этом не будет очищен таймер в режиме CTC при использовании OCR0B в качестве значения TOP.

Бит FOC0B всегда читается как 0.

• 5, 4 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 3 – WGM02: Waveform Generation Mode

См. описание TCCR0A – Timer/Counter Control Register A.

• 2:0 – CS02:0: Clock Select

Эти 3 бита выбирают источник тактирования для таймера/счетчика, см. таблицу 16-9.

Табл. 16-9. Описание бит выбора тактирования для таймера.

Если для тактирования используется T0, то любой активный тактовый переход уровня на ножке порта T0 (это порт PD7) будет срабатывать как тактовый, даже если ножка T0 настроена как выход и управляется программно. Это позволяет программно управлять счетом.

TCNT0 – Timer/Counter Register

Адрес 0x26 (0x46)

Этот регистр дает прямой доступ на чтение и запись к содержимому 8-битного счетчика. Запись в TCNT0 блокирует (устраняет) событие Compare Match на следующий такт таймера. Модификация TCNT0, когда счетчик работает приводит к риску пропуска события Compare Match между регистрами TCNT0 и OCR0x.

OCR0A – Output Compare Register A

Адрес 0x27 (0x47)

Регистр содержит 8-битное значение, которое постоянно сравнивается со значением счетчика (TCNT0). Совпадение (Compare Match) может использоваться для генерации прерывания Output Compare, или для генерации сигнала на выходе OCR0A.

OCR0B – Output Compare Register B

Адрес 0x28 (0x48)

Регистр содержит 8-битное значение, которое постоянно сравнивается со значением счетчика (TCNT0). Совпадение (Compare Match) может использоваться для генерации прерывания Output Compare, или для генерации сигнала на выходе OCR0B.

TIMSK0 – Timer/Counter0 Interrupt Mask Register

Адрес (0x6E)

• 7:3 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 2 – OCIE0B: Timer/Counter0 Output Compare Match B Interrupt Enable

Когда в бит OCIE0B записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/Counter Compare Match B. Будет выполнен соответствующий обработчик прерывания, если для таймера/счетчика произошло событие Compare Match. Прерывание возникает, когда в регистре Timer/Counter Interrupt Flag Register (TIFR0) установлен флаг OCF0B.

• 1 – OCIE0A: Timer/Counter0 Output Compare Match A Interrupt Enable

Когда в бит OCIE0A записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/Counter Compare Match A. Будет выполнен соответствующий обработчик прерывания, если для таймера/счетчика произошло событие Compare Match. Прерывание возникает, когда в регистре Timer/Counter Interrupt Flag Register (TIFR0) установлен флаг OCF0A.

• 0 – TOIE0: Timer/Counter0 Overflow Interrupt Enable

Когда в бит TOIE0 записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/Counter0 Overflow. Будет выполнен соответствующий обработчик прерывания, если для таймера/счетчика произошло переполнение. Прерывание возникает, когда устанавливается бит TOV0 в регистре Timer/Counter0 Interrupt Flag Register (TIFR0).

TIFR0 – Timer/Counter0 Interrupt Flag Register

Адрес 0x15 (0x35)

• 7:3 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 2 – OCF0B: Timer/Counter0 Output Compare B Match Flag

Бит OCF0B устанавливается, когда происходит событие Compare Match (совпадение) между счетчиком и OCR0B (Output Compare Register0 B). OCF0B очищается аппаратно, когда выполняется соответствующий обработчик прерывания. Альтернативно OCF0B может быть очищен программно, если записать туда лог. 1. Когда установлен бит I в SREG, и установлен бит OCIE0B (Timer/Counter Compare B Match Interrupt Enable), и установился бит OCF0B, выполнится обработчик прерывания Timer/Counter Compare Match.

• 1 – OCF0A: Timer/Counter0 Output Compare A Match Flag

Бит OCF0A устанавливается, когда происходит событие Compare Match (совпадение) между счетчиком и OCR0B (Output Compare Register0 A). OCF0A очищается аппаратно, когда выполняется соответствующий обработчик прерывания. Альтернативно OCF0A может быть очищен программно, если записать туда лог. 1. Когда установлен бит I в SREG, и установлен бит OCIE0A (Timer/Counter Compare A Match Interrupt Enable), и установился бит OCF0A, выполнится обработчик прерывания Timer/Counter Compare Match.

• 0 – TOV0: Timer/Counter0 Overflow Flag

Бит TOV0 устанавливается, когда произошло переполнение в Timer/Counter0. TOV0 очищается аппаратно, когда выполняется соответствующий обработчик прерывания. Альтернативно TOV0 может быть очищен программно, если записать туда лог. 1. Когда установлен бит I в SREG, и установлен бит TOIE0 (Timer/Counter0 Overflow Interrupt Enable), и установился бит TOV0, выполнится обработчик прерывания Timer/Counter0 Overflow.

Установка этого флага зависит от настроек бит WGM02:0, см. таблицу 16-8.

BOTTOM. Это нижнее (минимальное) значение счетчика, 0x0000 для 16-разрядных таймеров.

MAX. Это максимальное значение счетчика, 0xFFFF для 16-разрядных таймеров (десятичное число 65535).

TOP. Это установленное предельное верхнее значение для счетчика. Оно может быть установлено в одно из фиксированных значений (0x00FF, 0x01FF или 0x03FF), либо установлено значением регистра OCRnA или ICRn. Назначение зависит от режима работы счетчика.

Режимы работы определяют поведение таймера и выходных выводов Output Compare, как это задано комбинацией настроечных бит Waveform Generation mode (WGMn3:0) и Compare Output mode (COMnx1:0). Биты COMnx1:0 не влияют на последовательность счета, в то время как WGMn3:0 влияют. Биты COM0x1:0 определяют, как будет генерироваться сигнал ШИМ - инвертированный или нет (inverted PWM или non-inverted PWM). В не-PWM режимах биты COMnx1:0 определяют, должен ли быть выход установлен, сброшен или переключен в противоположное состояние, когда наступило событие Compare Match.

Табл. 17-2. Описание бит Waveform Generation Mode⁽¹⁾.

Примечание (1): Имена бит CTCn и PWMn1:0 устарели. Вместо них используйте имена WGMn2:0. Однако функционал и размещение этих бит совместим с предыдущей версией таймера.

[Нормальный режим (Normal mode)]

Это самый простой режим, когда WGMn3:0 = 0. В этом режиме направление счета всегда прямое (инкремент), и не выполняется очистка счетчика. Счетчик просто переваливает за верхнюю границу счета MAX (0xFFFF), и снова начинает счет с нулевого значения BOTTOM (0x0000). В нормальном режиме будет установлен флаг переполнения Timer/Counter Overflow Flag (TOVn) в том же самом такте таймера, когда TCNTn обнуляется. Таким образом, бит TOVn ведет себя как 17-й бит счетчика, за исключением того, что он всегда устанавливается и сам не очищается. Однако в комбинации с прерыванием переполнения таймера (timer overflow interrupt) флаг TOVn автоматически очищается, и разрядность счетчика может быть увеличена уже программно. Новое значение счетчика может быть записано программно в TCNTn в любой момент времени.

Input Capture unit просто использовать в Normal mode. Однако нужно избегать превышения максимального интервала между событиями, чтобы оно не было больше диапазона счета таймера/счетчика. Если интервал между событиями слишком велик, то либо должен быть использован обработчик прерывания переполнения таймера (для программного увеличения разрешающей способности счета интервала), либо должен быть задействован прескалер для снижения частоты тактирования счетчика.

Output Compare Unit может использоваться для генерации прерываний в определенные моменты времени. Использование Output Compare для генерации сигналов в режиме Normal не рекомендуется, потому что будет слишком много расходоваться времени CPU.

[Режим очистки при совпадении (CTC mode)]

В режиме Clear Timer on Compare или CTC mode (WGMn2:0 = 4 или 12) регистр OCRnA используется для управления разрешающей способностью счетчика. Счетчик автоматически сбрасывается в 0, когда значение счетчика TCNTn совпадет либо с OCRnA (WGMn3:0 = 4), либо с ICRn (WGMn3:0 = 12). Поэтому OCRnA или ICRn определяет верхний предел, до которого работает счетчик, что влияет на его разрешение. Этот режим дает большие возможности по управлению выходной частотой Compare Match. Это также упрощает алгоритм подсчета внешних событий.

Диаграмма времени CTC mode показана на рис. 17-6. Значение счетчика (TCNTn) увеличивается до тех пор, пока не произойдет событие Compare Match между TCNTn и OCRnA или ICRn, и тогда TCNTn очищается.

Рис. 17-6. Диаграмма работы режима CTC.

Каждый раз, когда значение счетчика достигает значения TOP, может быть сгенерировано прерывание по флагу OCFnA или ICFn, в зависимости от того, какой регистр был использован в качестве значения TOP. Если прерывание разрешено, то обработчик прерывания может использоваться для обновления значения TOP. Однако изменение значения TOP так, что оно станет близким к BOTTOM, когда счетчик работает без прескалера или с малым коэффициентом деления, должно делаться с осторожностью, потому что CTC mode не имеет двойной буферизации. Если новое записанное в регистр OCRnA (или ICRn) значение будет меньше, чем текущее значение TCNTn, то счетчик пропустит событие Compare Match, и счетчик будет считать до значения MAX (0xFFFF), затем перевалит в 0x0000, и только после этого может возникнуть очередное событие Compare Match. Во многих случаях это нежелательно. Альтернативно можно использовать Fast PWM mode с OCRnA в качестве TOP (WGMn3:0 = 15), поскольку в этом случае для OCRnA будет работать двойная буферизация.

Для генерации импульсов определенной частоты в CTC mode выход OC0A может быть установлен на переключение логического уровня на каждом Compare Match путем установки бито Compare Output mode в режим переключения (toggle mode, COMnA1:0 = 1). Значение OCnA не появится на выходной ножке порта, пока регистр DDR не будет настроен соответствующим образом (чтобы нужный вывод порта работал как выход). Максимальная частота получаемых импульсов f_OCnA = f_{clk_I/O}/2, когда OCRnA установлен в 0 (0x0000). Общая формула для определения выходной частоты:

                        f_{clk_I/O}
f_OCnA = --------------------------
              2 * N * (1 + OCRnA)

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Точно так же, как и в Normal mode, флаг TOVn устанавливается в том же такте таймера, когда счетчик переваливает от MAX до 0x0000.

[Быстрый ШИМ (Fast PWM Mode)]

Этот режим предоставляет возможность генерации ШИМ на высокой частоте (WGMn3:0 = 5, 6, 7, 14 или 15). Режим Fast PWM отличается от других режимов PWM тем, что период ШИМ формируется за один проход счетчика. Счетчик считает от BOTTOM до TOP, затем начинает считать заново от BOTTOM. В non-inverting Compare Output mode бит Output Compare (OCnx) очищается, когда происходит событие Compare Match между TCNTn и OCRnx, и устанавливается в момент, когда счетчик равен BOTTOM. В inverting Compare Output mode наоборот, выход устанавливается при событии Compare Match, и очищается при BOTTOM. Поскольку полный цикл переключения выхода осуществляется за один проход счетчика, то рабочая частота Fast PWM может быть в 2 раза выше, чем в Phase Correct PWM mode, когда используется цикл PWM в 2 проходах счетчика. Высокая частота делает Fast PWM хорошо подходящим для управления источником питания, выпрямителем, и в приложениях DAC (ЦАП, цифро-аналоговый преобразователь). Высокая частота позволяет упростить схему фильтра ШИМ, использовать для фильтра внешние детали меньшего размера (это относится к дросселям и конденсаторам), что также снижает общую стоимость системы.

Разрешающая способность ШИМ для Fast PWM может быть фиксированной в 8, 9 или 10 бит, или может задаваться через значение ICRn или OCRnA. Минимально допустимое разрешение составляет 2 бита (ICRn или OCRnA установлен в значение 0x0003), и максимальное разрешение 16 бит (OCRnA или ICRn установлено в значение MAX). Разрешающая способность может быть вычислена по формуле:

               log(TOP+1)
R_FPWM = --------------
                  log(2)

В Fast PWM mode счетчик инкрементируется, пока его значение не достигнет значения либо фиксированных значений 0x00FF, 0x01FF, 0x03FF (WGMn3:0 = 5, 6, 7), либо значения ICRn (WGMn3:0 = 14), либо OCRnA (WGMn3:0 = 15). Затем счетчик очищается на следующем тактовом цикле таймера. Диаграмма времени для Fast PWM mode показана на рис. 17-7. Показан режим Fast PWM, когда OCRnA или ICRn используется в качестве TOP. Значение TCNTn на этой диаграмме показано как гистограмма для иллюстрации работы ШИМ по одному циклу. На диаграмме показаны не-инвертируемые (non-inverted) и инвертируемые (inverted) выходы ШИМ. Маленькие горизонтальные линии помечают циклы TCNTn, представляющие события Compare Match между OCRnx и TCNTn. При этом устанавливается флаг прерывания OCFnx.

Рис. 17-7. Диаграмма работы Fast PWM mode.

Флаг переполнения Timer/Counter Overflow (TOVn) устанавливается каждый раз, когда счетчик достигает TOP. Дополнительно в том же самом цикле таймера, что и флаг TOVn, будут установлен флаг OCnA или ICFn, когда в качестве TOP используется OCRnA или ICRn. Если разрешено одно из прерываний, для обновления величины сравнения и величины TOP может быть использован обработчик прерывания.

Когда программно изменяется значение TOP, то программа должна убедиться, что новое значение TOP больше или равно значению всех регистров сравнения. Если это условие не выполнено, и новое значение TOP меньше любого из регистров сравнения, то событие Compare Match не произойдет для равенства величин TCNTn и OCRnx. Обратите внимание, что когда используются фиксированные значения для TOP, то неиспользуемые биты маскируются нулями, когда записывается любой из регистров OCRnx.

Процедура обновления ICRn отличается от обновления OCRnA, когда ICRn и OCRnA используются в качестве TOP. Регистр ICRn не имеет двойной буферизации. Это означает, что если ICRn изменен в малое значение, когда счетчик работает без прескалера или с малым коэффициентом деления прескалера, то есть риск, что новое записанное значение ICRn окажется меньше, чем текущее значение TCNTn. В результате может оказаться так, что будет пропущено событие Compare Match на значении TOP, и счетчик будет продолжать счет до MAX (0xFFFF) и снова обнулится, начав счет от 0x0000, и только после этого может произойти событие Compare Match. Однако регистр OCRnA имеет двойную буферизацию. Эта возможность позволяет в любое время записать I/O ячейку OCRnA. При двойной буферизации запись в I/O-ячейку OCRnA приведет к записи в буферный регистр OCRnA. Действительный регистр OCRnA будет обновлен значением буфера на следующем такте таймера после того как TCNTn достигнет TOP. Обновление будет выполнено в том же самом такте таймера, когда TCNTn очистится и будет установлен флаг TOVn.

Использование регистра ICRn для TOP хорошо работает, когда используются фиксированные значения для TOP (т. е. когда ICRn не меняется программно). При использовании ICRn для TOP регистр OCRnA освобождается для использовании в генерации выходного сигнала ШИМ на OCnA. Однако, если базовая частота ШИМ активно меняется (путем изменения значения TOP), то лучше использовать в качестве TOP значение регистра OCRnA из-за наличия двойного буфера.

В режиме Fast PWM блок сравнения позволяет генерировать сигналы с помощью ШИМ на выводах портов OCnx. Установка битов COMnx1:0 в 2 будет производить non-inverted PWM, и выход inverted PWM может быть сгенерирован установкой битов COMnx1:0 в значение 3. Действительное значение OCnx появится на внешнем выводе порта только тогда, когда соответствующий бит регистра DDR настроил этот порт как выход. Сигнал ШИМ формируется путем остановки (или очистки) регистра OCnx при событиях совпадения OCRnx и TCNTn, и путем очистки (или установки) регистра OCnx в том же такте таймера, когда счетчик очищается (меняет свое значение от TOP к BOTTOM). Частота выходных импульсов ШИМ может быть вычислена по следующей формуле:

                        f_{clk_I/O}
f_OCnxPWM = -----------------
                    N * (1+TOP)

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Предельные значения для регистра OCRnA представляют специальные случаи, когда генерация выходных сигналов происходит в режиме Fast PWM. Если OCRnA установлен равным BOTTOM, то выходной сигнал будет выглядеть как короткие иголки для каждого TOP+1 цикла таймера. Установка OCRnA равным TOP приведет к постоянному выходному уровню лог. 1 или лог. 0 (в зависимости от установленной полярности выхода, которая устанавливается битами COMnx1:0).

Установка битов COMnA1:0 в 1 позволяет выводу OCnA переключаться в противоположное состояние на событиях Compare Match, если OCR1A используется как значение TOP (WGM13:0 = 15). Максимальная получаемая при этом частота будет f_OCnA = f_{clk_I/O}/2, когда OCRnA установлен в 0 (0x0000). Эта возможность похожа на переключение в противоположное состояние OCnA в режиме CTC, за исключением того, что в режиме Fast PWM разрешена двойная буферизация Output Compare unit.

[Режим корректной фазы ШИМ (Phase Correct PWM Mode)]

Phase Correct PWM mode (WGMn3:0 = 1, 2, 3, 10 или 11) предоставляет для генерации сигналов высокоточный ШИМ, когда при регулировке выхода сохраняется корректность фазы. Phase Correct PWM mode, наподобие Phase and Frequency Correct PWM mode, основан на двойном проходе счетчика по одному периоду ШИМ. Счетчик постоянно считает от BOTTOM (0x0000) до TOP, и затем считает от TOP к BOTTOM, формируя один полный период фазы ШИМ. В неинверирующем режиме (non-inverting Compare Output mode), выход (Output Compare, OCnx) очищается при совпадении (Compare Match) между TCNTn и OCRnx во время счета вверх, и устанавливается при совпадении (Compare Match) во время счета вниз. В инверсном режиме (inverting Output Compare mode), все работает аналогично, но выходной сигнал инвертируется. Двойной проход для одного периода ШИМ имеет в 2 раза меньше выходную рабочую частоту ШИМ по сравнению с режимом, когда счетчик формирует период ШИМ за 1 проход. Однако симметрия при формировании ШИМ, когда счетчик работает в 2 прохода, позволяет осуществить точное регулирование, что желательно для приложений регулирования двигателей.

Разрешающая способность ШИМ для Phase Correct PWM mode может быть фиксирована на 8, 9, или 10 бит, или определена значениями регистров ICRn либо OCRnA. Минимально допустимая разрешающая способность 2 бита (ICRn или OCRnA установлен в 0x0003), и максимальная разрешающая способность 16 бит (ICRn или OCRnA установлен в MAX). Разрешающая способность в битах может быть вычислена по формуле:

                  log(TOP+1)
R_PCPWM = ----------------
                     log(2)

В Phase Correct PWM mode счетчик инкрементируется, пока его значение не достигнет либо одной из фиксированных значений 0x00FF, 0x01FF, 0x03FF (WGMn3:0 = 1, 2, 3), либо значения ICRn (WGMn3:0 = 10), либо значения OCRnA (WGMn3:0 = 11). При этом формируется первая часть периода ШИМ. Когда счетчик достиг TOP, он меняет направление счета, и начинается формирование второй части периода ШИМ. Значение TCNTn будет равно TOP в течение одного тактового цикла таймера. Диаграмма времени работы Phase Correct PWM mode показана на рис. 17-8. Значение TCNTn на диаграмме показано в виде гистограммы, иллюстрирующей работу счетчика за 2 прохода. На диаграмме показаны не инвертирующий и инвертирующий выходы ШИМ. Маленькие горизонтальные линии помечают циклы TCNTn, представляющие события Compare Match между OCRnx и TCNTn.

Рис. 17-8. Диаграмма работы Phase Correct PWM Mode.

Флаг переполнения Timer/Counter Overflow (TOVn) устанавливается каждый раз, когда счетчик достигает BOTTOM. Когда либо OCRnA, либо ICRn используются в качестве TOP, флаги OCnA или ICFn будут установлены в том же такте таймера, когда регистры OCRnx будут обновлены с использованием двойного буфера (для TOP). Флаги прерывания может использоваться для генерации прерывания каждый раз, когда счетчик достигает значения TOP или BOTTOM.

Когда меняется значение TOP, программа должна предварительно удостовериться, что новое значение TOP больше или равно значению всех регистров сравнения. Если это не так, и значение TOP меньше, чем любой из регистров сравнения, то событие Compare Match при равенстве TCNTn и OCRnx не произойдет. Имейте в виду, что когда используются для TOP фиксированные значения, неиспользуемые биты маскируются нулями, когда записывается любой из регистров OCRnx. Как показано в третьем периоде рис. 17-8, активное изменение TOP когда счетчик работает в phase correct mode, может привести к появлению несимметричного выходного сигнала. Причина в времени обновления регистра OCRnx. Поскольку обновление OCRnx происходит в момент достижения TOP, период ШИМ начинается и заканчивается в момент TOP. Это подразумевает, что длина спада определяется по предыдущему значению TOP, в то время как длина нарастания определяется новым значением TOP. Когда эти две величины различаются, то две части периода будут отличаться по длине. Это даст несимметричный выходной сигнал.

Рекомендуется использовать Phase and Frequency Correct mode вместо Phase Correct mode, когда производится изменение значение TOP во время работы таймера/счетчика. Когда используется статическое значение TOP, то нет никакого практического различия в этих двух режимах работы.

В Phase Correct PWM mode узел сравнения позволяет генерировать сигналы с помощью ШИМ на выводах OCnx. Установка COMnx1:0 в значение 2 даст неинверсный ШИМ (non-inverted PWM). Инверсный ШИМ генерируется установкой COMnx1:0 в значение 3. Действительное значение OCnx будет отображаться на выходном порте, если он настроен как выход с помощью соответствующего разряда регистра DDR. Сигнал ШИМ генерируется путем установки (или очистки) регистра OCnx в момент совпадения OCRnx и TCNTn когда счетчик считает вверх, и очистки (или установки) регистра OCnx на событии совпадения OCRnx и TCNTn когда счетчик считает вниз. Частота выходных импульсов ШИМ может быть вычислена по следующей формуле:

                          f_{clk_I/O}
f_OCnxPCPWM = ---------------
                       2 * N * TOP

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Предельные значения для регистра OCRnx представляют специальные случаи, когда генерация выходных сигналов происходит в режиме Phase Correct PWM. Если OCRnx установлен равным BOTTOM, то на выходе будет постоянно лог. 0, и если установлен равным TOP, то на выходе будет постоянно лог. 1 (для non-inverted PWM; если работает inverted PWM, то выходные уровни меняются на противоположные). Если OCR1A используется для определения значения TOP (WGM13:0 = 11), и COM1A1:0 = 1, то выход OC1A будет переключаться со скважностью 50%.

[Режим корректной фазы и частоты ШИМ (Phase and Frequency Correct PWM Mode)]

Этот режим (WGMn3:0 = 8 или 9) предоставляет высокоточный ШИМ, когда при генерации сигнала сохраняется корректной и частота, и фаза. Как и в режиме Phase Correct PWM, здесь тоже используется формирование периода ШИМ на базе двух проходов счетчика. Счетчик считает от BOTTOM (0x0000) до TOP и затем от TOP до BOTTOM. В неинверсном режиме Output Compare (OCnx) очищается при совпадении TCNTn и OCRnx во время счета вверх, и устанавливается при совпадении во время счета вниз. В инверсном режиме все то же самое, просто выход инвертируется. Формирование периода ШИМ за 2 прохода дает в 2 раза меньше выходную частоту ШИМ в сравнении с режимом, когда период ШИМ формируется за 1 проход счетчика. Однако из-за симметрии полученного сигнала ШИМ Phase and Frequency Correct PWM Mode рекомендуется использовать в приложениях, требующих стабильного регулирования, например управление двигателями.

Основное отличие между режимом Phase Correct и режимом Phase and Frequency Correct PWM - время обновления регистра OCRnx буфером OCRnx, см. рис. 17-8 и рис. 17-9.

Разрешающая способность ШИМ для Phase and Frequency Correct PWM mode может быть задана значением ICRn или OCRnA. Минимально допустимая разрешающая способность 2 бита (ICRn или OCRnA установлен в 0x0003), и максимальная 16 бит (ICRn или OCRnA установлен в MAX). Разрешающая способность ШИМ в битах вычисляется по следующей формуле:

                  log(TOP+1)
R_PFCPWM = --------------
                     log(2)

В режиме Phase and Frequency Correct PWM счетчик инкрементируется, пока значение счетчика не совпадет либо с ICRn (WGMn3:0 = 8), либо с OCRnA (WGMn3:0 = 9). Затем счетчик по достижении значения TOP меняет направление счета. Значение TCNTn остается равным TOP на один такт таймера. Диаграмма времени работы режима показана на рис. 17-9, когда OCRnA или ICRn используется в качестве TOP. Значение TCNTn на диаграмме показано как гистограмма для иллюстрации формирования периода ШИМ за 2 прохода счетчика. На диаграмме также показаны неинверсный и инверсный выходы ШИМ. Маленькие горизонтальные линии показывают периоды времени счета TCNTn, когда есть совпадения между OCRnx и TCNTn. Флаг прерывания OCnx будет установлен, когда происходит совпадение.

Рис. 17-9. Диаграмма работы Phase and Frequency Correct PWM Mode.

Флаг переполнения Timer/Counter Overflow Flag (TOVn) установится в том же такте таймера, когда обновится OCRnx новым значением из буфера (в момент BOTTOM). Когда OCRnA или ICRn используются как значение TOP, флаг OCnA или ICFn установится, когда TCNTn достигнет TOP. Флаги прерывания могут использоваться для генерации прерывания каждый раз, когда счетчика достигнет значения TOP или BOTTOM.

При изменении значения TOP программа должна убедиться, что новое значение TOP больше или равно значению любого из регистров сравнения (Compare Registers). Если значение TOP меньше, чем любой из Compare Register, то событие сравнения не произойдет между TCNTn и OCRnx.

Как показано на рис. 17-9, генерируемый выход ШИМ получает симметричный сигнал для всех периодов, в отличие от Phase Correct mode. Поскольку регистры OCRnx обновляются в момент BOTTOM, длина полупериодов нарастания и спада всегда будет одинаковой. Это дает симметричные выходные импульсы, поэтому получается корректная частота.

Использование ICRn для определения TOP хорошо подходит для фиксированных значений TOP (т. е. когда TOP не меняется на лету). Когда используется ICRn, регистр OCRnA свободен для использования в генерации выходного сигнала ШИМ на выходе OCnA. Однако если частота ШИМ активно изменяется путем смены значения TOP, использование OCRnA в качестве TOP будет работать лучше, потому что у OCRnA есть двойная буферизация.

В режиме Phase and Frequency Correct PWM блоки сравнения (цифровые компараторы) позволяют генерировать импульсы ШИМ на выводах OCnx (как и в других режимах PWM). Установка битов COMnx1:0 в значение 2 даст неинверсный ШИМ, и инверсный ШИМ может генерироваться при установке COMnx1:0 в 3 (см. табл. 17-5). Действительное значение OCnx будет видимо на выходном порте только когда соответствующий разряд регистра DDR настроил эту ножку порта как выход. Сигнал ШИМ генерируется путем установки (или очистки) регистра OCnx Register при совпадении между OCRnx и TCNTn, когда счетчик считает вверх, и очистки (или установки) регистра OCnx Register при совпадении OCRnx и TCNTn, когда счетчик считает вниз. Частота ШИМ на выходе в режиме Phase and Frequency Correct PWM может быть вычислена по формуле:

                            f_{clk_I/O}
f_OCnxPFCPWM = ---------------
                         2 * N * TOP

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Предельные значения для регистра OCRnx представляют специальные случаи, когда генерация выходных сигналов происходит в режиме Phase and Frequency Correct PWM. Если OCRnx установлен равным BOTTOM, то на выходе будет постоянно лог. 0, и если установлен равным TOP, то на выходе будет постоянно лог. 1 (для non-inverted PWM; если работает inverted PWM, то выходные уровни меняются на противоположные). Если OCR1A используется для определения значения TOP (WGM13:0 = 9), и COM1A1:0 = 1, то выход OC1A будет переключаться со скважностью 50%.

Таймер/счетчик разработан как синхронный. Тактовый сигнал clk_Tn, показанный на диаграммах, является разрешающим функционирование счетчика (если такты присутствуют, работа таймера/счетчика разрешена, если такты отключены, то запрещена). На рисунках диаграмм показаны события, когда устанавливается флаги прерывания, и когда регистр OCRnx обновляется значением из своего буфера (верно только для тех режимов, где работает двойная буферизация OCRnx). На рис. 17-10 показана диаграмма времени для установки флага OCFnx.

Рис. 17-10. Диаграмма тактирования счетчика, установка OCFnx, прескалер отключен.

На рис. 17-11 показана та же самая диаграмма, но в этом случае включен прескалер с коэффициентом деления 8.

Рис. 17-11. Диаграмма тактирования счетчика, установка OCFnx, прескалер включен (f_{clk_I/O}/8).

На рис. 17-12 показана последовательность счета в различных режимах, когда значение счетчика близка к TOP. Когда используется Phase and Frequency Correct PWM mode, регистр OCRnx обновляется при достижении счетчиком BOTTOM. Диаграмма времени будет та же самая, но TOP должен быть заменен на BOTTOM, TOP-1 на BOTTOM+1 и так далее. Тот же принцип переименования справедлив и для режимов, где флаг TOVn устанавливается в BOTTOM.

Рис. 17-12. Диаграмма тактирования счетчика, прескалер отключен.

На рис. 17-13 показана та же самая диаграмма времени, но с включенным прескалером (деление тактовой частоты таймера на 8).

Рис. 17-13. Диаграмма тактирования счетчика, прескалер включен (f_{clk_I/O}/8).

TCCRnA – Timer/CounterN Control Register A

Адрес (0x80) для TCCR1A, (0x90) для TCCR3A, (0xA0) для TCCR4A, (0x120) для TCCR5A.

• 7:6 – COMnA1:0: Compare Match Output Mode для канала A
• 5:4 – COMnA1:0: Compare Match Output Mode для канала B
• 3:2 – COMnA1:0: Compare Match Output Mode для канала C

Эти биты управляют поведением вывода Output Compare x (OCnx). Если один или оба бита COMnx1:0 установлены, то выход OCnx переназначает нормальное поведение порта ввода/вывода, к которому привязан OCnx. Однако имейте в виду, что бит Data Direction Register (DDR), соответствующий выводу OCnx, должен быть установлен в лог. 1, чтобы заработал выходной драйвер порта.

Когда OCnx подключен к порту, функционал COMnx1:0 зависит от состояния бит WGMn3:0. В таблице 17-3 показан функционал COMnx1:0, когда биты WGMn3:0 установлены в режим Normal или CTC (режимы не-PWM).

Табл. 17-3. Compare Output Mode, non-PWM Mode.

В таблице 17-4 показан функционал бит COMnx1:0, когда биты WGMn3:0 установлены в Fast PWM mode.

Табл. 17-4. Compare Output Mode, Fast PWM Mode.

Примечание: имеются специальные ситуации, когда OCRnx равен TOP, и COMnx1 установлен. В этом случае события Compare Match игнорируются, однако при BOTTOM выполняются установка или очистка.

В таблице 17-5 показан функционал бит COMnx1:0, когда биты WGMn3:0 установлены для режимов Phase Correct PWM и Phase and Frequency Correct PWM.

Табл. 17-5. Compare Output Mode, режимы Phase Correct PWM и Phase and Frequency Correct PWM.

Примечание: имеется специальная ситуация, когда OCRnx равен TOP, и установлен COMnx1. Подробнее см. описание режима Phase Correct PWM.

• 1:0 – WGM01:0: Waveform Generation Mode

В комбинации с битами WGMn3:2, которые находятся в регистре TCCRnB, эти биты управляют последовательностью счета, источником для максимального значения (TOP) счетчика, и типом используемой генерации сигнала, см. таблицу 17-2. Поддерживаются следующие режимы работы: Normal mode (счетчик), очистка при событии совпадения CTC mode, и три типа генерации ШИМ.

TCCRnB – Timer/CounterN Control Register B

Адрес (0x81) для TCCR1B, (0x91) для TCCR3B, (0xA1) для TCCR4B, (0x121) для TCCR5B.

• 7 – ICNCn: Input Capture Noise Canceler

Установка этого бита в лог. 1 активирует функцию подавителя помех на входе узла захвата. Когда подавитель помех активирован, то входной сигнал на выводе захвата (Input Capture Pin, ICPn) проходит предварительную фильтрацию. Фильтр работает по простейшему алгоритму - требуется совпадение логического уровня при 4 следующих друг за другом системных такта, и только в этом случае сигнал на входе (и соответственно его изменение) считается действительным. Таким образом, при работе подавителя помех сигнал захвата запаздывает на 4 системных такта ядра.

• 6 – ICESn: Input Capture Edge Select

Выбор активного перепада для входа Input Capture Pin (ICPn), который вызовет срабатывание события захвата. Когда ICESn сброшен в 0, для события используется спад сигнала на входе ICPn, а когда установлен в 1, то нарастание сигнала на входе ICPn.

Когда сработал захват в соответствии с установкой ICESn, значение счетчика копируется в регистр захвата по входу (Input Capture Register, ICRn). При этом событии также установится Input Capture Flag (ICFn), и это может использоваться для запуска обработчика прерывания Input Capture, если оно разрешено.

Когда ICRn используется как значение TOP (см. описание битов WGMn3:0, размещенных в регистрах TCCRnA и TCCRnB), ICPn отключен и следовательно функция захвата по входу запрещена.

• 5 – резерв

Этот бит зарезервирован для будущего использования. Чтобы обеспечить совместимость с микроконтроллерами, которые возможно появятся в будущем, в этот бит должен быть записан 0, если происходит запись в регистр TCCRnB.

• 4:3 – WGMn3:2: Waveform Generation Mode

См. описание TCCRnA.

• 2:0 – CSn2:0: Clock Select

Эти 3 бита выбирают источник тактирования для таймера/счетчика, см. таблицу 17-10 и рисунок 17-11.

Табл. 17-10. Описание бит выбора тактирования для таймера.

Если для тактирования используется Tn, то любой активный тактовый переход уровня на ножке порта Tn будет срабатывать как тактовый, даже если ножка Tn настроена как выход и управляется программно. Это позволяет программно управлять счетом.

TCCRnC – Timer/CounterN Control Register C

Адрес (0x82) для TCCR1C, (0x92) для TCCR3C, (0xA2) для TCCR4C, (0x122) для TCCR5C.

• 7 – FOCnA: Force Output Compare для канала A
• 6 – FOCnB: Force Output Compare для канала B
• 5 – FOCnC: Force Output Compare для канала C

Биты FOCnx активны только тогда, когда биты WGMn3:0 задают режим не-PWM. Когда записывается лог. 1 в бит FOCnx, то немедленно и принудительно срабатывает событие Compare Match в модуле генерации сигнала (Waveform Generation unit). Выход OCnx поменяет свое состояние в соответствии с настройками бит COMnx1:0. Имейте в виду, что биты FOCnx реализованы как стробы. Таким образом значение бит COMnx1:0 определяет эффект от принудительного наступления события сравнения.

Строб FOCnx не будет генерировать любое прерывание, и при этом не будет очищен таймер в режиме CTC при использовании OCRnA в качестве значения TOP.

Биты FOCnx всегда читаются как 0.

• 4:0 – резерв

Эти биты зарезервированы для будущего использования. Чтобы обеспечить совместимость с микроконтроллерами, которые возможно появятся в будущем, в эти биты должен быть записан 0, если происходит запись в регистр TCCRnC.

TCNTnH и TCNTnL – Timer/CounterN Register

Адрес (0x84) для TCNT1L, (0x85) для TCNT1H, (0x94) для TCNT3L, (0x95) для TCNT3H, (0xA4) для TCNT4L, (0xA5) для TCNT4H, (0x124) для TCNT5L, (0x125) для TCNT5H

Это регистр 16-битного счетчика, занимающий две 8-битные ячейки пространства I/O (TCNTnH и TCNTnL, которые вместе дают TCNTn). Чтобы гарантировать, что оба байта счетчика будут прочитаны или записаны одновременно (гарантия атомарности операции), когда ядро CPU программно обращается к этим регистрам, доступ осуществляется с задействованием временного 8-разрядного регистра (TEMP). Этот регистр является общим для всех 16-битных регистров AVR. Подробнее см. [4].

Запись в TCNTn блокирует (устраняет) появление события совпадения (Compare Match) на один такт счетчика для всех цифровых компараторов счетчика. Поэтому модификация TCNTn, когда счетчик работает, приводит к риску пропуска события совпадения между регистрами TCNTn и OCRnx.

OCRnAH и OCRnAL – Output Compare Register A

Адрес (0x88) для OCR1AL, (0x89) для OCR1AH, (0x98) для OCR3AL, (0x99) для OCR3AH, (0xA8) для OCR4AL, (0xA9) для OCR4AH, (0x128) для OCR5AL, (0x129) для OCR5AH

OCRnBH и OCRnBL – Output Compare Register B

Адрес (0x8A) для OCR1BL, (0x8B) для OCR1BH, (0x9A) для OCR3BL, (0x9B) для OCR3BH, (0xAA) для OCR4BL, (0xAB) для OCR4BH, (0x12A) для OCR5BL, (0x12B) для OCR5BH

OCRnCH и OCRnCL – Output Compare Register C

Адрес (0x8C) для OCR1CL, (0x8D) для OCR1CH, (0x9C) для OCR3CL, (0x9D) для OCR3CH, (0xAC) для OCR4CL, (0xAD) для OCR4CH, (0x12C) для OCR5CL, (0x12D) для OCR5CH

Регистр сравнения содержит 16-битное значение, которое постоянно сравнивается со значением счетчика (TCNTn). Совпадение (Compare Match) может использоваться для генерации прерывания Output Compare, или для генерации сигнала на выходе OCRnx.

Регистры сравнения 16-битные, поэтому для доступа к ним должна использоваться специальная процедура атомарности (см. [4]).

ICRnH и ICRnL – Input Capture Register N

Адрес (0x86) для ICR1L, (0x87) для ICR1H, (0x96) для ICR3L, (0x97) для ICR3H, (0xA6) для ICR4L, (0xA7) для ICR4H, (0x126) для ICR5L, (0x127) для ICR5H

Регистр захвата обновляется значением счетчика (TCNTn) каждый раз, когда на выводе ICPn происходит активный перепад события захвата (или опционально для Timer/Counter1 можно в качестве события выбрать сигнал на выходе аналогового компаратора ACO). Также значение ICPn может быть выбрано для определения значения TOP счетчика.

Регистры захвата 16-битные, поэтому для доступа к ним должна использоваться специальная процедура атомарности (см. [4]).

TIMSKn – Timer/Counter Interrupt Mask Register N

Адрес (0x6F) для TIMSK1, (0x71) для TIMSK3, (0x72) для TIMSK4, (0x73) для TIMSK5

• 7:6 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 5 – ICIEn: Timer/Countern, Input Capture Interrupt Enable

Когда этот бит записан в 1, и I-флаг Status Register установлен (прерывания глобально разрешены), разрешено прерывание Timer/CounterN Input Capture. Будет запущен обработчик по соответствующему вектору прерывания (Interrupt Vector, см. раздел даташита, где описаны прерывания и их вектора), когда установлен флаг ICFn, находящийся в регистре TIFRn.

• 4 – резерв

Этот бит зарезервирован и будет всегда прочитан как 0.

• 3 – OCIEnC: Timer/CounterN Output Compare Match C Interrupt Enable

Когда в бит OCIEnC записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/CounterN Compare Match C. Будет выполнен соответствующий обработчик прерывания, если для канала C таймера/счетчика N произошло событие Compare Match. Прерывание возникает, когда в регистре Timer/Counter Interrupt Flag Register (TIFRn) установлен флаг OCFnC.

• 2 – OCIEnB: Timer/CounterN Output Compare Match B Interrupt Enable

Когда в бит OCIEnB записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/CounterN Compare Match B. Будет выполнен соответствующий обработчик прерывания, если для канала B таймера/счетчика N произошло событие Compare Match. Прерывание возникает, когда в регистре Timer/Counter Interrupt Flag Register (TIFRn) установлен флаг OCFnB.

• 1 – OCIEnA: Timer/CounterN Output Compare Match A Interrupt Enable

Когда в бит OCIEnA записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/CounterN Compare Match A. Будет выполнен соответствующий обработчик прерывания, если для канала A таймера/счетчика N произошло событие Compare Match. Прерывание возникает, когда в регистре Timer/Counter Interrupt Flag Register (TIFRn) установлен флаг OCFnA.

• 0 – TOIEn: Timer/CounterN Overflow Interrupt Enable

Когда в бит TOIEn записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/CounterN Overflow. Будет выполнен соответствующий обработчик прерывания, если для таймера/счетчика произошло переполнение. Прерывание возникает, когда устанавливается бит TOVn в регистре Timer/CounterN Interrupt Flag Register (TIFRn).

TIFRn – Timer/CounterN Interrupt Flag Register

Адрес 0x16 (0x36) для TIFR1, 0x18 (0x38) для TIFR3, 0x19 (0x39) для TIFR4, 0x1A (0x3A) для TIFR5

• 7:6 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 5 – ICFn: Timer/CounterN, Input Capture Flag

Этот флаг устанавливается, когда происходит событие захвата на выводе ICPn (или на выходе компаратора ACO, если это Timer/Counter1). Когда регистр Input Capture Register (ICRn) установлен битами WGMn3:0 для использования в качестве значения TOP, флаг ICFn установится, когда счетчик достигнет значения TOP.

ICFn автоматически очищается, когда запускается обработчик прерывания по вектору Input Capture. Альтернативно флаг ICFn может быть очищен программно путем записи в него лог. 1.

• 4 – резерв

Этот бит зарезервирован и будет всегда прочитан как 0.

• 3 – OCFnC: Timer/CounterN, Output Compare C Match Flag

Этот флаг устанавливается в цикле такта таймера после того, как значение счетчика таймера (TCNTn) совпадет с Output Compare Register C (OCRnC).

Имейте в виду, что строб Forced Output Compare (FOCnC) не устанавливает флаг OCFnC.

OCFnC автоматически очищается, когда запускается обработчик прерывания Output Compare Match C. Альтернативно флаг OCFnC может быть очищен записью лог. 1 в этот бит.

• 2 – OCFnB: Timer/CounterN, Output Compare B Match Flag

Этот флаг устанавливается в цикле такта таймера после того, как значение счетчика таймера (TCNTn) совпадет с Output Compare Register B (OCRnB).

Имейте в виду, что строб Forced Output Compare (FOCnB) не устанавливает флаг OCFnB.

OCFnB автоматически очищается, когда запускается обработчик прерывания Output Compare Match B. Альтернативно флаг OCFnB может быть очищен записью лог. 1 в этот бит.

• 1 – OCFnA: Timer/CounterN, Output Compare A Match Flag

Этот флаг устанавливается в цикле такта таймера после того, как значение счетчика таймера (TCNTn) совпадет с Output Compare Register A (OCRnA).

Имейте в виду, что строб Forced Output Compare (FOCnA) не устанавливает флаг OCFnA.

OCFnB автоматически очищается, когда запускается обработчик прерывания Output Compare Match A. Альтернативно флаг OCFnA может быть очищен записью лог. 1 в этот бит.

• 0 – TOVn: Timer/CounterN Overflow Flag

Установка этого флага зависит от настройки битами WGMn3:0. В режимах Normal и CTC флаг TOVn устанавливается, когда произошло переполнение в Timer/Countern. Обратитесь к таблице 17-2 для получения информации о поведении флага TOVn, когда используется другая настройка битов WGMn3:0.

TOVn очищается аппаратно и автоматически, когда выполняется обработчик прерывания Timer/Countern Overflow. Альтернативно TOVn может быть очищен программно, если записать туда лог. 1. Когда установлен бит I в SREG, и установлен бит TOIEn (Timer/CounterN Overflow Interrupt Enable), и установился бит TOVn, выполнится обработчик прерывания Timer/CounterN Overflow.

Этот простой пример настроит светодиод порта 13 платы Arduino Mega 2560 на мигание с частотой 10 Гц (микроконтроллер работает на частоте 16 МГц).

//Пример настройки таймера/счетчика 5 ATmega2560 в режим CTC для статьи 

// "Таймеры-счетчики ATmega2560"

#include < avr/io.h >

#include < avr/interrupt.h >  /* для sei(), ISR */
 

static void SetupTimer5 (void)
{
   //Предположим, что мы хотим настроить частоту срабатывания обработчика
   // TIMER5_COMPA_vect равной 10 Гц. Следовательно, счетчик должен досчитать
   // до значения OCR5A за время 0.1 сек. На частоте 16 МГц пройдет следующее
   // количество тиков таймера за 0.1 сек:
   // 0.1/(1/16000000) = 1600000 (без прескалера)
   // 0.1/(1/16000000)/8 = 200000 (прескалер настроен на коэффициент деления 8)
   // 0.1/(1/16000000)/64 = 25000 (прескалер настроен на коэффициент деления 64)
   // 0.1/(1/16000000)/256 = 6250 (прескалер настроен на коэффициент деления 256)
   // 0.1/(1/16000000)/1024 = 1562.5 (прескалер настроен на коэффициент деления 1024)
   //Следовательно, подойдут коэффициенты деления прескалера 64, 256, 1024. Выберем
   // коэффициент деления прескалера 64:
   TCCR5B = (1 << CS51)|(1 << CS50);
   OCR5A = 25000; //на этом значении счетчика он будет автоматически очищаться (CTC)
   //Настройка таймера 5 в режим CTC (см. таблицу 17-2 в статье):
   TCCR5A = 0;             //сброс битов WGM21, WGM20
   TCCR5B |= (1 << WGM22);   //установка бита WGM22, бит WGM23 сброшен.
   //Разрешить прерывание для TIMER5_COMPA_vect:
   TIMSK5 = (1 << OCIE5A);
}
 
ISR(TIMER5_COMPA_vect)
{   if (PORTB & (1 << PB7))
   {
      PORTB &= ~(1 << PB7);
   }
   else
   {
      PORTB |= (1 << PB7);
   }
}
 

int main(void)
{
   DDRB |= (1 << PB7);
   SetupTimer5();
   sei();
   while(1)
   {
      
   }
}

GTCCR – General Timer/Counter Control Register

Адрес 0x23 (0x43)

• 6:2 – резерв

• 7 – TSM: Timer/Counter Synchronization Mode

Запись в бит TSM лог. 1 активизирует режим синхронизации таймера/счетчика (Timer/Counter Synchronization mode). В этом режиме значение, записанное в биты PSRASY и PSRSYNC, сохраняется, в следствие чего выставляются соответствующие сигналы сброса прескалера. Чтобы гарантировать, что соответствующие таймеры/счетчики будут приостановлены и могут быть сконфигурированы той же величиной без риска, что один из них изменится во время конфигурирования. Когда бит TSM записан в лог. 0, биты PSRASY и PSRSYNC аппаратно сбрасываются, и таймеры/счетчики начинают счет одновременно.

• Bit 0 – PSRSYNC: Prescaler Reset for Synchronous Timer/Counters

Когда этот бит лог. 1, то прескалер для Timer/Counter0, Timer/Counter1, Timer/Counter3, Timer/Counter4 и Timer/Counter5 будет сброшен. Этот бит нормально немедленно очищается аппаратно, за исключением случая, когда установлен бит TSM. Помните, что Timer/Counter0, Timer/Counter1, Timer/Counter3, Timer/Counter4 и Timer/Counter5 используют один и тот же прескалер (если тактирование этих таймеров/счетчиков настроено от одного из выходов прескалера), и сброс прескалера повлияет на все таймеры.

BOTTOM. Это нижнее (минимальное) значение счетчика, 0x00 для 8-разрядных таймеров.

MAX. Это максимальное значение счетчика, 0xFF для 8-разрядных таймеров (десятичное число 255).

TOP. Это установленное предельное верхнее значение для счетчика. Оно может быть установлено равным MAX, либо установлено значением специального регистра (к примеру, для Timer2 это регистр OCR2A). Назначение зависит от режима работы счетчика.

Режимы работы определяют как поведение таймера/счетчика, так и поведение выходных выводов Output Compare, как это задано комбинацией настроечных бит Waveform Generation mode (WGM22:0) и Compare Output mode (COM2x1:0). Биты COM2x1:0 не влияют на последовательность счета, в то время как WGM22:0 влияют. Биты COM2x1:0 определяют, как будет генерироваться сигнал ШИМ - инвертированный или нет (inverted PWM или non-inverted PWM). В не-PWM режимах биты COM2x1:0 определяют, должен ли быть выход установлен, сброшен или переключен в противоположное состояние, когда наступило событие Compare Match.

[Нормальный режим (Normal mode)]

Это самый простой режим, когда WGM22:0 = 0. В этом режиме направление счета всегда прямое (инкремент), и не выполняется очистка счетчика. Счетчик просто переваливает за верхнюю границу счета MAX (0xFF), и снова начинает счет с нулевого значения (0x00). В нормальном режиме будет установлен флаг переполнения Timer/Counter Overflow Flag (TOV2) в том же самом такте таймера, когда TCNT2 обнуляется. Таким образом, бит TOV2 ведет себя как 9-й бит счетчика, за исключением того, что он всегда устанавливается и сам не очищается. Однако в комбинации с прерыванием переполнения таймера (timer overflow interrupt) флаг TOV2 автоматически очищается, и разрядность счетчика может быть увеличена уже программно. Новое значение счетчика может быть записано программно в TCNT2 в любой момент времени.

Output Compare Unit может использоваться для генерации прерываний в определенные моменты времени. Использование Output Compare для генерации сигналов в режиме Normal не рекомендуется, потому что будет слишком много расходоваться времени CPU.

[Режим очистки при совпадении (CTC mode)]

В режиме Clear Timer on Compare или CTC mode (WGM22:0 = 2) регистр OCR2A используется для управления разрешающей способностью счетчика. Счетчик автоматически сбрасывается в 0, когда значение счетчика TCNT2 совпадет с OCR2A. Поэтому OCR2A определяет верхний предел, до которого работает счетчик, что влияет на его разрешение. Этот режим дает большие возможности по управлению выходной частотой Compare Match. Это также упрощает алгоритм подсчета внешних событий.

Диаграмма времени CTC mode показана на рис. 20-3. Значение счетчика (TCNT2) увеличивается до тех пор, пока не произойдет событие Compare Match между TCNT2 и OCR2A, и тогда TCNT2 очищается.

Рис. 20-3. Диаграмма работы режима CTC.

Каждый раз, когда значение счетчика достигает значения TOP, может быть сгенерировано прерывание по флагу OCF2A. Если прерывание разрешено, то обработчик прерывания может использоваться для обновления значения TOP. Однако изменение значения TOP так, что оно станет близким к BOTTOM, когда счетчик работает без прескалера или с малым коэффициентом деления, должно делаться с осторожностью, потому что CTC mode не имеет двойной буферизации. Если новое записанное в регистр OCR2A значение будет меньше, чем текущее значение TCNT2, то счетчик пропустит событие Compare Match, и счетчик будет считать до значения MAX (0xFF), затем перевалит в 0x00, и только после этого может возникнуть очередное событие Compare Match.

Для генерации импульсов определенной частоты в CTC mode выход OC2A может быть установлен на переключение логического уровня на каждом Compare Match путем установки бито Compare Output mode в режим переключения (toggle mode, COM2A1:0 = 1). Значение OC2A не появится на выходной ножке порта, пока регистр DDR не будет настроен соответствующим образом (чтобы нужный вывод порта работал как выход). Максимальная частота получаемых импульсов f_OC2A = f_{clk_I/O}/2, когда OCR2A установлен в 0 (0x00). Общая формула для определения выходной частоты:

                        f_{clk_I/O}
f_OC2x = --------------------------
              2 * N * (1 + OCR2x)

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Точно так же, как и в Normal mode, флаг TOV2 устанавливается в том же такте таймера, когда счетчик переваливает от MAX до 0x00.

[Быстрый ШИМ (Fast PWM Mode)]

Этот режим предоставляет возможность генерации ШИМ на высокой частоте (WGM22:0 = 3 или 7). Режим Fast PWM отличается от других режимов PWM тем, что период ШИМ формируется за один проход счетчика. Счетчик считает от BOTTOM до TOP, затем начинает считать заново от BOTTOM. TOP определен как 0xFF при WGM2:0 = 3, и как значение OCR2A при WGM2:0 = 7. Поскольку полный цикл переключения выхода осуществляется за один проход счетчика, то рабочая частота Fast PWM может быть в 2 раза выше, чем в Phase Correct PWM mode, когда используется цикл ШИМ в 2 проходах счетчика. Высокая частота делает Fast PWM хорошо подходящим для управления источником питания, выпрямителем, и в приложениях DAC (ЦАП, цифро-аналоговый преобразователь). Высокая частота позволяет упростить схему фильтра ШИМ, использовать для фильтра внешние детали меньшего размера (это относится к дросселям и конденсаторам), что также снижает общую стоимость системы.

В Fast PWM mode счетчик инкрементируется, пока его значение не достигнет значения TOP. Затем счетчик очищается на следующем тактовом цикле таймера. Диаграмма времени для Fast PWM mode показана на рис. 20-4. Значение TCNT2 на этой диаграмме показано как гистограмма для иллюстрации работы ШИМ по одному циклу. На диаграмме показаны не-инвертируемые (non-inverted) и инвертируемые (inverted) выходы ШИМ. Маленькие горизонтальные линии помечают циклы TCNT2, представляющие события Compare Match между OCR2x и TCNT2.

Рис. 20-4. Диаграмма работы Fast PWM mode.

Флаг переполнения Timer/Counter Overflow (TOV2) устанавливается каждый раз, когда счетчик достигает TOP. Если разрешено прерывание, для обновления величины сравнения может быть использован обработчик прерывания.

В режиме Fast PWM блок сравнения позволяет генерировать сигналы с помощью ШИМ на выводах портов OC2x. Установка битов COM2x1:0 в 2 будет производить неинверсный ШИМ, и выход инверсного ШИМ может быть сгенерирован установкой битов COM2x1:0 в значение 3. Действительное значение OC2x будет отображаться на выходном порте, если он настроен как выход с помощью соответствующего разряда регистра DDR. Сигнал ШИМ генерируется путем установки (или очистки) регистра OC2x при событиях Compare Match между OC2x и TCNT2, и очистки (или установки) регистра OC2x на тактовом цикле таймера при очистке счетчика (когда его значение переходит от TOP к BOTTOM). Частота выходных импульсов ШИМ может быть вычислена по следующей формуле:

                    f_{clk_I/O}
f_OC2xPWM = -----------
                    N * 256

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Предельные значения для регистра OCR2A представляют специальные случаи, когда генерация выходных сигналов происходит в режиме Fast PWM. Если OCR2A установлен равным BOTTOM, то выходной сигнал будет выглядеть как короткие иголки для каждого MAX+1 цикла таймера. Установка OCR2A равным MAX приведет к постоянному выходному уровню лог. 1 или лог. 0 (в зависимости от установленной полярности выхода, которая устанавливается битами COM2A1:0).

Частота (прямоугольный сигнал со скважностью 50%, т. е. длительность 0 равна длительности 1) на выходе в Fast PWM mode может быть получена путем установки OC2x на переключение логического уровня при каждом событии Compare Match (COM2x1:0 = 1). В этом случае максимальная частота получится f_OC2 = f_{clk_I/O}/2, когда OCR2A установлен в 0. Эта функция аналогична переключению OC2A в режиме CTC, за исключением того, что в Fast PWM mode разрешена двойная буферизация узла Output Compare.

[Режим корректной фазы ШИМ (Phase Correct PWM Mode)]

Phase Correct PWM mode (WGM22:0 = 1 или 5) предоставляет для генерации сигналов высокоточный ШИМ, когда при регулировке выхода сохраняется корректность фазы. Этот режим основан на двойном проходе счетчика по одному периоду ШИМ. Счетчик постоянно считает от BOTTOM до TOP, и затем считает от TOP к BOTTOM, формируя один полный период фазы ШИМ. Граница счета TOP определена как 0xFF при WGM22:0 = 1, и как OCR2A при WGM22:0 = 5. В неинверирующем режиме (non-inverting Compare Output mode), выход (Output Compare, OC2x) очищается при совпадении (Compare Match) между TCNT2 и OCR2x во время счета вверх, и устанавливается при совпадении (Compare Match) во время счета вниз. В инверсном режиме (inverting Output Compare mode), все работает аналогично, но выходной сигнал инвертируется. Двойной проход для одного периода ШИМ имеет в 2 раза меньше выходную рабочую частоту ШИМ по сравнению с режимом, когда счетчик формирует период ШИМ за 1 проход. Однако симметрия при формировании ШИМ, когда счетчик работает в 2 прохода, позволяет осуществить точное регулирование, что желательно для приложений регулирования двигателей.

В Phase Correct PWM mode счетчик инкрементируется, пока его значение не достигнет TOP, при этом формируется первая часть периода ШИМ. Когда счетчик достиг TOP, он меняет направление счета, и начинается формирование второй части периода ШИМ. Значение TCNT2 будет равно TOP в течение одного тактового цикла таймера. Диаграмма времени работы Phase Correct PWM mode показана на рис. 20-5. Значение TCNT2 на диаграмме показано в виде гистограммы, иллюстрирующей работу счетчика за 2 прохода. На диаграмме показаны не инвертирующий и инвертирующий выходы ШИМ. Маленькие горизонтальные линии помечают циклы TCNT2, представляющие события Compare Match между OCR2x и TCNT2.

Рис. 20-5. Диаграмма работы Phase Correct PWM Mode.

Флаг переполнения Timer/Counter Overflow (TOV2) устанавливается каждый раз, когда счетчик достигает BOTTOM. Флаг прерывания может использоваться для генерации прерывания каждый раз, когда счетчик достигает значения BOTTOM. Сравните с Fast PWM mode: там флаг TOV2 устанавливается, когда счетчик достигает значения TOP.

В Phase Correct PWM mode узел сравнения позволяет генерировать сигналы с помощью ШИМ на выводах OC2x. Установка COM2x1:0 в значение 2 даст неинверсный ШИМ (non-inverted PWM). Инверсный ШИМ генерируется установкой COM2x1:0 в значение 3. Действительное значение OC2x будет отображаться на выходном порте, если он настроен как выход с помощью соответствующего разряда регистра DDR. Сигнал ШИМ генерируется путем очистки (или установки) регистра OC2x при событиях Compare Match между OCR2x и TCNT2 когда счетчик считает вверх, и установки (или очистки) регистра OC2x на событии Compare Match между OCR2x и TCNT2 когда счетчик считает вниз. Частота выходных импульсов ШИМ может быть вычислена по следующей формуле:

                        f_{clk_I/O}
f_OC2xPCPWM = -----------
                        N * 510

Здесь N представляет коэффициент деления прескалера (1, 8, 64, 256 или 1024).

Предельные значения для регистра OCR2A представляют специальные случаи, когда генерация выходных сигналов происходит в режиме Phase Correct PWM. Если OCR2A установлен равным BOTTOM, то на выходе будет постоянно лог. 0, и если установлен равным MAX, то на выходе будет постоянно лог. 1 (для non-inverted PWM; если работает inverted PWM, то выходные уровни меняются на противоположные).

В самом начале периода 2 на рис. 20-5 сигнал OC2x переходит от лог. 1 к лог. 0, даже если здесь нет события Compare Match. Точка этого перехода гарантирует симметрию сигнала относительно BOTTOM. Имеется 2 случая, когда происходит переход без события Compare Match:

• OCR2A меняет свое значение от MAX, как на рис. 20-5. Когда значение OCR2A равно MAX, тогда значение вывода OC2 то же самое, как получается в результате счета вниз при событии Compare Match. Чтобы гарантировать симметрию сигнала относительно BOTTOM, значение OC2 при MAX должно соответствовать результату счета вверх при Compare Match.
• Таймер начинает считать от значения, которое больше чем значение в OCR2A, и по этой причине пропускается событие Compare Match, и следовательно пропускается изменение OC2, которое произошло бы на этом пути.

На следующих рисунка показана работа таймер/счетчик разработан как синхронный. Тактовый сигнал clk_T2, показанный на диаграммах, является разрешающим функционирование счетчика (если такты присутствуют, работа таймера/счетчика разрешена, если такты отключены, то запрещена). В асинхронном режиме clk_I/O должен быть заменен на тактовую частоту генератора, соединенного с выводами TOSC1 и TOSC2. На рисунках диаграмм показаны события, когда устанавливается флаги прерывания. На рис. 20-8 содержатся данные тактирования для базового функционирования таймера/счетчика. Показана последовательность счета, когда значение счетчика близко к MAX во всех режимах, отличающихся от Phase Correct PWM mode.

Рис. 20-8. Диаграмма тактирования счетчика, прескалер отключен.

На рис. 20-9 показана та же самая диаграмма, но в этом случае включен прескалер с коэффициентом деления 8.

Рис. 20-9. Диаграмма тактирования счетчика, прескалер включен (f_{clk_I/O}/8).

На рис. 20-10 показана установка OCF2A во всех режимах, за исключением CTC mode.

Рис. 20-10. Диаграмма тактирования счетчика с установкой OCF0A, прескалер включен (f_{clk_I/O}/8).

На рис. 20-11 показана установка OCF2A и очистка TCNT2 в CTC mode.

Рис. 20-11. Диаграмма тактирования счетчика с очисткой таймера на событии Compare Match, прескалер включен (f_{clk_I/O}/8).

TCCR2A – Timer/Counter Control Register A

Адрес (0xB0)

• 7:6 – COM2A1:0: Compare Match Output A Mode

Эти биты управляют поведением вывода Output Compare A (OC2A). Если один или оба бита COM2A1:0 установлены, то выход OC2A переназначает нормальное поведение порта ввода/вывода, к которому привязан OC2A (это порт PB4). Однако имейте в виду, что бит Data Direction Register (DDR), соответствующий выводу OC2A, должен быть установлен в лог. 1, чтобы заработал выходной драйвер порта (DDRB4).

Когда OC2A подключен к порту, функционал COM2A1:0 зависит от состояния бит WGM22:0. В таблице 20-2 показан функционал COM2A1:0, когда биты WGM22:0 установлены в режим Normal или CTC (режимы не-PWM).

Табл. 20-2. Compare Output Mode, non-PWM Mode.

В таблице 20-3 показан функционал бит COM2A1:0, когда биты WGM21:0 установлены в Fast PWM mode.

Табл. 20-3. Compare Output Mode, Fast PWM Mode⁽¹⁾.

Примечание (1): имеется специальная ситуация, когда OCR2A равен TOP, и установлен COM2A1. В этом случае событие Compare Match игнорируется, однако происходит установка или очистка при BOTTOM. Подробнее см. описание режима Fast PWM.

В таблице 20-4 показан функционал бит COM2A1:0, когда биты WGM22:0 установлены для Phase Correct PWM mode.

Табл. 20-4. Compare Output Mode, Phase Correct PWM Mode⁽¹⁾.

Примечание (1): имеется специальная ситуация, когда OCR2A равен TOP, и установлен COM2A1. В этом случае событие Compare Match игнорируется, однако происходит установка или очистка при BOTTOM. Подробнее см. описание режима Phase Correct PWM.

• 5:4 – COM2B1:0: Compare Match Output B Mode

Эти биты управляют поведением вывода Output Compare B (OC2B). Если один или оба бита COM2A1:0 установлены, то выход OC2B переназначает нормальное поведение порта ввода/вывода, к которому привязан OC2B (это PH6). Однако имейте в виду, что бит Data Direction Register (DDR), соответствующий выводу OC0B (бит DDRH6), должен быть установлен в лог. 1, чтобы заработал выходной драйвер порта.

Когда OC2B подключен к порту, функционал COM2B1:0 зависит от состояния бит WGM22:0. В таблице 20-5 показан функционал COM2B1:0, когда биты WGM22:0 установлены в режим Normal или CTC (режим не-PWM).

Табл. 20-5. Compare Output Mode, non-PWM Mode.

В таблице 20-6 показан функционал бит COM2B1:0, когда биты WGM22:0 установлены в Fast PWM mode.

Табл. 20-6. Compare Output Mode, Fast PWM Mode⁽¹⁾.

Примечание (1): имеется специальная ситуация, когда OCR2B равен TOP, и установлен COM2B1. В этом случае событие Compare Match игнорируется, однако происходит установка или очистка при BOTTOM. Подробнее см. описание режима Fast PWM.

В таблице 20-7 показан функционал бит COM2B1:0, когда биты WGM22:0 установлены для Phase Correct PWM mode.

Табл. 20-7. Compare Output Mode, Phase Correct PWM Mode⁽¹⁾.

Примечание (1): имеется специальная ситуация, когда OCR2B равен TOP, и установлен COM2B1. В этом случае событие Compare Match игнорируется, однако происходит установка или очистка при BOTTOM. Подробнее см. описание режима Phase Correct PWM.

• 3, 2 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 1:0 – WGM21:0: Waveform Generation Mode

В комбинации с битом WGM22, который находится в регистре TCCR2B, эти биты управляют последовательностью счета, источником для максимального значения (TOP) счетчика, и типом используемой генерации сигнала, см. таблицу 20-8. Поддерживаются следующие режимы работы: Normal mode (счетчик), очистка при событии совпадения CTC mode, и два типа генерации ШИМ.

Табл. 20-8. Описание бит Waveform Generation Mode.

Примечание (1): MAX=0xFF, BOTTOM=0x00.

TCCR2B – Timer/Counter Control Register B

Адрес (0xB1)

• 7 – FOC2A: Force Output Compare A

Бит FOC2A активен только тогда, когда биты WGM задают режим не-PWM.

Однако для обеспечения совместимости с микроконтроллерами, которые возможно появятся в будущем, этот бит должен быть установлен в 0, когда TCCR2B записывается при работе в режиме PWM. Когда записывается лог. 1 в бит FOC2A, то немедленно и принудительно срабатывает событие Compare Match в модуле генерации сигнала (Waveform Generation unit). Выход OC2A поменяет свое состояние в соответствии с настройками бит COM2A1:0. Имейте в виду, что бит FOC2A реализован как строб. Таким образом значение бит COM2A1:0 определяет эффект от принудительного наступления события сравнения.

Строб FOC2A не будет генерировать любое прерывание, и при этом не будет очищен таймер в режиме CTC при использовании OCR2A в качестве значения TOP.

Бит FOC2A всегда читается как 0.

• 6 – FOC2B: Force Output Compare B

Бит FOC2B активен только тогда, когда биты WGM задают режим не-PWM.

Однако для обеспечения совместимости с микроконтроллерами, которые возможно появятся в будущем, этот бит должен быть установлен в 0, когда TCCR2B записывается при работе в режиме PWM. Когда записывается лог. 1 в бит FOC2B, то немедленно и принудительно срабатывает событие Compare Match в модуле генерации сигнала (Waveform Generation unit). Выход OC2B поменяет свое состояние в соответствии с настройками бит COM2B1:0. Имейте в виду, что бит FOC2B реализован как строб. Таким образом значение бит COM2B1:0 определяет эффект от принудительного наступления события сравнения.

Строб FOC2B не будет генерировать любое прерывание, и при этом не будет очищен таймер в режиме CTC при использовании OCR2B в качестве значения TOP.

Бит FOC2B всегда читается как 0.

• 5, 4 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 3 – WGM22: Waveform Generation Mode

См. описание TCCR2A – Timer/Counter Control Register A.

• 2:0 – CS22:0: Clock Select

Эти 3 бита выбирают источник тактирования для таймера/счетчика, см. таблицу 20-9.

Табл. 20-9. Описание бит выбора тактирования для таймера.

TCNT2 – Timer/Counter Register

Адрес (0xB2)

Этот регистр дает прямой доступ на чтение и запись к содержимому 8-битного счетчика. Запись в TCNT2 блокирует (устраняет) событие Compare Match на следующий такт таймера. Модификация TCNT2, когда счетчик работает приводит к риску пропуска события Compare Match между регистрами TCNT2 и OCR2x.

OCR2A – Output Compare Register A

Адрес (0xB3)

Регистр содержит 8-битное значение, которое постоянно сравнивается со значением счетчика (TCNT2). Совпадение (Compare Match) может использоваться для генерации прерывания Output Compare, или для генерации сигнала на выходе OCR2A.

OCR2B – Output Compare Register B

Адрес (0xB4)

Регистр содержит 8-битное значение, которое постоянно сравнивается со значением счетчика (TCNT2). Совпадение (Compare Match) может использоваться для генерации прерывания Output Compare, или для генерации сигнала на выходе OCR2B.

ASSR – Asynchronous Status Register

Адрес (0xB6)

• Bit 6 – EXCLK: Enable External Clock Input

Когда EXCLK записан в 1, и выбрано асинхронное тактирование, входной буфер внешних тактов разрешен и внешняя частота может поступать на вывод Timer Oscillator 1 (TOSC1) вместо подключенного кварца 32 кГц. Запись EXCLK должна быть выполнена перед выбором асинхронного функционирования. Имейте в виду, что кварцевый генератор будет работать только тогда, когда в этот бит записан 0.

• Bit 5 – AS2: Asynchronous Timer/Counter2

Когда в бит AS2 записан 0, Timer/Counter2 тактируется от внутренних тактов I/O (clk_I/O). Когда в AS2 записана 1, Timer/Counter2 тактируется от кварцевого генератора, подключенного к выводу Timer Oscillator 1 (TOSC1). Когда меняется значение AS2, то содержимое TCNT2, OCR2A, OCR2B, TCCR2A и TCCR2B может быть запорченным.

• Bit 4 – TCN2UB: Timer/Counter2 Update Busy

Когда Timer/Counter2 работает асинхронно, и записан TCNT2, то этот бит устанавливается. Когда значение TCNT2 обновится из временного регистра, этот бит сбросится аппаратно. Лог. 0 в этом бите означает, что TCNT2 готов к записи в него нового значения.

• Bit 3 – OCR2AUB: Output Compare Register2 Update Busy

Когда Timer/Counter2 работает асинхронно, и записан OCR2A, то этот бит устанавливается. Когда значение OCR2A обновится из временного регистра, этот бит сбросится аппаратно. Лог. 0 в этом бите означает, что OCR2A готов к записи в него нового значения.

• Bit 2 – OCR2BUB: Output Compare Register2 Update Busy

Когда Timer/Counter2 работает асинхронно, и записан OCR2B, то этот бит устанавливается. Когда значение OCR2B обновится из временного регистра, этот бит сбросится аппаратно. Лог. 0 в этом бите означает, что OCR2B готов к записи в него нового значения.

• Bit 1 – TCR2AUB: Timer/Counter Control Register2 Update Busy

Когда Timer/Counter2 работает асинхронно, и записан TCCR2A, то этот бит устанавливается. Когда значение TCCR2A обновится из временного регистра, этот бит сбросится аппаратно. Лог. 0 в этом бите означает, что TCCR2A готов к записи в него нового значения.

• Bit 0 – TCR2BUB: Timer/Counter Control Register2 Update Busy

Когда Timer/Counter2 работает асинхронно, и записан TCCR2B, то этот бит устанавливается. Когда значение TCCR2B обновится из временного регистра, этот бит сбросится аппаратно. Лог. 0 в этом бите означает, что TCCR2B готов к записи в него нового значения.

Если запись производится в любой из 5 регистров Timer/Counter2, в то время как флаг занятости на обновление установлен, обновленное значение может оказаться испорченным и произойдет нежелательное прерывание.

Механизмы чтения TCNT2, OCR2A, OCR2B, TCCR2A и TCCR2B различаются. Когда читается TCNT2, читается актуальное значение таймера. Когда читается OCR2A, OCR2B, TCCR2A и TCCR2B, то происходит чтение из временного регистра.

TIMSK2 – Timer/Counter2 Interrupt Mask Register

Адрес (0x70)

• 7:3 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 2 – OCIE2B: Timer/Counter2 Output Compare Match B Interrupt Enable

Когда в бит OCIE2B записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/Counter2 Compare Match B. Будет выполнен соответствующий обработчик прерывания, если для таймера/счетчика произошло событие Compare Match. Прерывание возникает, когда в регистре Timer/Counter Interrupt Flag Register (TIFR2) установлен флаг OCF2B.

• 1 – OCIE2A: Timer/Counter2 Output Compare Match A Interrupt Enable

Когда в бит OCIE2A записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/Counter2 Compare Match A. Будет выполнен соответствующий обработчик прерывания, если для таймера/счетчика произошло событие Compare Match. Прерывание возникает, когда в регистре Timer/Counter Interrupt Flag Register (TIFR2) установлен флаг OCF2A.

• 0 – TOIE2: Timer/Counter0 Overflow Interrupt Enable

Когда в бит TOIE2 записана лог. 1, и установлен общий бит разрешения прерываний (бит I в Status Register), разрешено прерывание Timer/Counter2 Overflow. Будет выполнен соответствующий обработчик прерывания, если для таймера/счетчика произошло переполнение. Прерывание возникает, когда устанавливается бит TOV0 в регистре Timer/Counter0 Interrupt Flag Register (TIFR2).

TIFR2 – Timer/Counter2 Interrupt Flag Register

Адрес 0x17 (0x37)

• 7:3 – резерв

Эти биты зарезервированы и будут всегда прочитаны как 0.

• 2 – OCF2B: Timer/Counter2 Output Compare B Match Flag

Бит OCF2B устанавливается, когда происходит событие Compare Match (совпадение) между счетчиком и OCR2B (Output Compare Register2 B). OCF2B очищается аппаратно, когда выполняется соответствующий обработчик прерывания. Альтернативно OCF2B может быть очищен программно, если записать туда лог. 1. Когда установлен бит I в SREG, и установлен бит OCIE2B (Timer/Counter Compare B Match Interrupt Enable), и установился бит OCF2B, выполнится обработчик прерывания Timer/Counter Compare Match.

• 1 – OCF2A: Timer/Counter2 Output Compare A Match Flag

Бит OCF2A устанавливается, когда происходит событие Compare Match (совпадение) между счетчиком и OCR2B (Output Compare Register2 A). OCF2A очищается аппаратно, когда выполняется соответствующий обработчик прерывания. Альтернативно OCF2A может быть очищен программно, если записать туда лог. 1. Когда установлен бит I в SREG, и установлен бит OCIE2A (Timer/Counter Compare A Match Interrupt Enable), и установился бит OCF2A, выполнится обработчик прерывания Timer/Counter Compare Match.

• 0 – TOV2: Timer/Counter2 Overflow Flag

Бит TOV2 устанавливается, когда произошло переполнение в Timer/Counter2. TOV2 очищается аппаратно, когда выполняется соответствующий обработчик прерывания. Альтернативно TOV2 может быть очищен программно, если записать туда лог. 1. Когда установлен бит I в SREG, и установлен бит TOIE2 (Timer/Counter0 Overflow Interrupt Enable), и установился бит TOV2, выполнится обработчик прерывания Timer/Counter2 Overflow. В режиме PWM этот бит установится, когда Timer/Counter2 меняет направление счета на значении 0x00.

GTCCR – General Timer/Counter Control Register

Адрес 0x23 (0x43)

• 1 – PSRASY: Prescaler Reset Timer/Counter2

Когда этот бит установлен в 1, прескалер Timer/Counter2 сбрасывается. Этот бит нормально немедленно очищается аппаратурой. Если бит записан, когда Timer/Counter2 работает в асинхронном режиме, бит остается в 1 до сброса прескалера. Бит не будет очищен аппаратно, если установлен бит TSM.

SMCR – Sleep Mode Control Register

Этот регистр содержит биты для управления режимом работы микроконтроллера.

Адрес 0x33 (0x56)

• 3:1 – SM2:0: Sleep Mode Select Bits 2, 1, and 0

Эти биты выбирают режим сна микроконтроллера, как это показано в таблице ниже.

Примечание (1): режимы Standby рекомендуется использовать только вместе с внешними кварцами или резонаторами.

• 1 – SE: Sleep Enable

Бит SE должен быть записан в лог. 1 для того, чтобы микроконтроллер зашел в режим сна, когда выполняется инструкция SLEEP. Чтобы избежать входа MCU в режим сна по ошибке, рекомендуется записать бит SE сразу после выполнения инструкции SLEEP, и очищать его немедленно после пробуждения.

PRR0 – Power Reduction Register 0

Адрес (0x64)

• 7 - PRTWI: Power Reduction TWI

Запись лог. 1 в этот бит отключит TWI путем отключения тактирования этого модуля. Когда заново пробуждается TWI, его нужно инициализировать повторно, чтобы гарантировать корректную работу.

• 6 - PRTIM2: Power Reduction Timer/Counter2

Запись лог. 1 в этот бит отключит Timer/Counter2 в синхронном режиме (AS2 в 0). Когда Timer/Counter2 разрешается, его работа будет продолжена, как была до отключения.

• 5 - PRTIM0: Power Reduction Timer/Counter0

Запись лог. 1 в этот бит отключит Timer/Counter0. Когда Timer/Counter0 разрешается, его работа будет продолжена, как была до отключения.

• 4 - Res: резерв

Этот бит зарезервирован и всегда будет читаться как 0.

• 3 - PRTIM1: Power Reduction Timer/Counter1

Запись лог. 1 в этот бит отключит Timer/Counter1 module. Когда Timer/Counter1 разрешается, его работа будет продолжена, как была до отключения.

• 2 - PRSPI: Power Reduction Serial Peripheral Interface

Запись лог. 1 в этот бит отключит Serial Peripheral Interface путем отключения тактирования этого модуля. Когда заново пробуждается SPI, то его нужно инициализировать повторно, чтобы гарантировать корректную работу.

• 1 - PRUSART0: Power Reduction USART0

Запись лог. 1 в этот бит отключит USART0 путем отключения тактирования этого модуля. Когда заново пробуждается USART0, то его нужно инициализировать повторно, чтобы гарантировать корректную работу.

• 0 - PRADC: Power Reduction ADC

Запись лог. 1 в этот бит отключит ADC. До выключения ADC должен быть запрещен. Аналоговый компаратор не может использовать мультиплексированный вход ADC, когда ADC выключен.

PRR1 – Power Reduction Register 1

Адрес (0x64)

• 7:6 - резерв

Эти биты зарезервированы и всегда будут читаться как 0.

• 5 - PRTIM5: Power Reduction Timer/Counter5

Запись лог. 1 в этот бит отключит Timer/Counter5. Когда Timer/Counter5 разрешается, его работа будет продолжена, как была до отключения.

• 4 - PRTIM4: Power Reduction Timer/Counter4

Запись лог. 1 в этот бит отключит Timer/Counter4. Когда Timer/Counter4 разрешается, его работа будет продолжена, как была до отключения.

• 3 - PRTIM3: Power Reduction Timer/Counter3

Запись лог. 1 в этот бит отключит Timer/Counter3. Когда Timer/Counter3 разрешается, его работа будет продолжена, как была до отключения.

• 2 - PRUSART3: Power Reduction USART3

Запись лог. 1 в этот бит отключит USART3 путем отключения тактирования этого модуля. Когда заново пробуждается USART3, то его нужно инициализировать повторно, чтобы гарантировать корректную работу.

• 1 - PRUSART2: Power Reduction USART2

Запись лог. 1 в этот бит отключит USART2 путем отключения тактирования этого модуля. Когда заново пробуждается USART2, то его нужно инициализировать повторно, чтобы гарантировать корректную работу.

• 0 - PRUSART1: Power Reduction USART1

Запись лог. 1 в этот бит отключит USART1 путем отключения тактирования этого модуля. Когда заново пробуждается USART1, то его нужно инициализировать повторно, чтобы гарантировать корректную работу.