Администрирование Железо АЦП AD7731 Wed, October 17 2018  

Поделиться

нашли опечатку?

Пожалуйста, сообщите об этом - просто выделите ошибочное слово или фразу и нажмите Shift Enter.


АЦП AD7731 Печать
Добавил(а) microsin   

AD7731 это малошумящий, высокопроизводительный 24-битный сигма-дельта АЦП. AD7731 предоставляет полное решение для приложений управления, где необходимо измерение аналоговых сигналов. В устройстве применен проприетарный входной аналоговый усилитель, позволяющий принимать широкий диапазон входных сигналов, включая сигналы низкого уровня. Архитектура sigmadelta АЦП состоит из аналогового модулятора и программируемого цифрового ФНЧ, позволяющего настроить частоту среза фильтра, скорость выдачи выходных данных и время готовности при переключении каналов.

В микросхеме реализовано 3 буферизированных аналоговых дифференциальных входа с программируемым усилением (которые можно сконфигурировать как 5 псевдодифференциальных входов), а также дифференциальный вход опорного напряжения. Микросхема работает от одного напряжения питания +5V, и принимает 7 однополярных диапазонов аналогового входного сигнала: 0 .. +20 mV, +40 mV, +80 mV, +160 mV, +320 mV, +640 mV и +1.28 V, и 7 биполярных диапазонов: ±20 mV, ±40 mV, ±80 mV, ±160 mV, ±320 mV, ±640 mV и ±1.28 V. Достигается разрешающая способность между пиками сигнала 16 бит при частоте оцифровки 800 Гц. Микросхема может переключать каналы за время 1 мс, и поддерживать заявленный уровень производительности на разрешающей способности 13 бит.

Последовательный интерфейс микросхемы может быть сконфигурирован в 3-проводном режиме, совместимом с микроконтроллерами и процессорами DSP. AD7731 содержит самокалибровку и опции системной калибровки, и обеспечивает уход смещения меньше 5 nV/°C, и уход усиления меньше 2 ppm/°C.

Микросхема доступна в 24-выводном пластиковом корпусе DIP, 24-выводном SOIC и 24-выводном TSSOP.

AD7731 common functional diagram

Основные возможности микросхемы:

• 24-битный Sigma-Delta АЦП
• Разрешающая способность 16 бит P2P на частоте выходных выборок 800 Гц
• Программируемая частота выходных выборок до 6.4 кГц
• Программируемый коэффициент усиления
• Коэффициент нелинейности ±0.0015%
• Снабженные буфером дифференциальные входы
• Программируемая частота среза ФНЧ
• Режим FASTStep™* для последовательной смены канала
• Работа от одного источника напряжения

Примечание *: FASTStep это торговая марка компании Analog Devices.

Основные приложения:

• Управление процессами
• PLC/DCS
• Промышленная измерительная аппаратура

COMPARABLE PARTS. Параметрический поиск микросхем со сравнимыми параметрами.

EVALUATION KITS. См. AD7731 Evaluation Kit.

DOCUMENTATION, доступны апноуты:

• AN-202: An IC Amplifier User’s Guide to Decoupling, Grounding, and Making Things Go Right for a Change
• AN-283: Sigma-Delta ADCs and DACs
• AN-311: How to Reliably Protect CMOS Circuits Against Power Supply Overvoltaging
• AN-388: Using Sigma-Delta Converters-Part 1
• AN-389: Using Sigma-Delta Converters-Part 2
• AN-397: Electrically Induced Damage to Standard Linear Integrated Circuits
• AN-607: Selecting a Low Bandwidth (< 15 kSPS)
• AN-615: Peak-to-Peak Resolution Versus Effective Resolution

TOOLS AND SIMULATIONS. Инструменты для разработки и симуляции:

• AD7730/AD7730L/AD7731 Digital Filter Model
• dt_Register_Assistant
• Sigma-Delta ADC Tutorial

REFERENCE MATERIALS. Технические статьи:

• Delta-Sigma Rocks RF, As ADC Designers Jump On Jitter
• MS-2210: Designing Power Supplies for High Speed ADC
• Part 1: Circuit Suggestions Using Features and Functionality of New Sigma-Delta ADCs
• Part 2: Circuit Suggestions Using Features and Functionality of New Sigma-Delta ADCs

DESIGN RESOURCES, ресурсы для помощи в разработке

• AD7731 Material Declaration
• PCN-PDN Information
• Quality And Reliability
• Symbols and Footprints

DISCUSSIONS, обсуждения AD7731 на EngineerZone Discussions.

SAMPLE AND BUY, посетите страничку продукта, чтобы узнать цены.

TECHNICAL SUPPORT, задайте технический вопрос или найдите номер техподдержки для своего региона.

Из-за своего большого объема здесь не приведены таблицы параметров, см. оригинальный даташит [1].

AD7731 pinout

Имя Функция
1 SCLK Последовательные такты, вход с триггером Шмитта. На этот вход подаются внешние такты для перемещения данных в AD7731 или из неё. Этот тактовый сигнал может быть непрерывным, тогда все данные передаются в непрерывной последовательности импульсов. Альтернативно они могут быть поданы пачками, когда данные передаются в блоках.
2 MCLK IN Главная тактовая частота микросхемы (Master Clock). Тактовая частота может быть получена подключением кварцевого или керамического резонатора, или подана снаружи от внешнего генератора. Резонатор подключается между выводами MCLK IN и MCLK OUT, тогда работает схема внутреннего тактового генератора (см. рис. [15]). При использовании внешнего генератора вход MCLK IN может управляться CMOS-совместимым выходом, и тогда MCLK OUT остается не подключенным. Большинство примеров и параметров из этой документации даны для рабочей тактовой частоты 4.9152 МГц.
3 MCLK OUT Выход встроенного генератора, куда подключается второй контакт резонатора, подключаемого между выводами MCLK IN и MCLK OUT. Если на MCLK IN подается тактовая частота от внешнего генератора, то резонатор не подключается, и выход MCLK OUT предоставляет инвертированный тактовый сигнал. Этот выход может использоваться как источник тактов для внешних устройств, при этом MCLK OUT имеет нагрузочную способность одного входа CMOS.
4 POL Полярность тактов, логический вход. Определяет полярность сигнала SCLK. Если активный перепад для внешнего процессора от лог. 1 к лог. 0 на SCLK, то этот вывод должен постоянно получать уровень лог. 0. В этом режиме AD7731 выводит данные на сигнал DATA OUT при операции чтения по перепадам от лог. 0 к лог. 1, и данные на входе DATA IN защелкиваются по перепадам от лог. 1 к лог. 0 SCLK. В приложениях, где такты SCLK формируются не постоянно (обычно так для большинства микроконтроллеров используется интерфейс SPI [3]), это означает, что последовательные такты в неактивном состоянии (в паузах между передачами) должны находится на уровне лог. 0. Если активный перепад для внешнего процессора на SCLK от лог. 0 к лог. 1, то этот вход POL должен постоянно получать лог. 1. В этом режиме принцип работы выводов по логическим уровням сигналов DATA OUT, DATA IN, SCLK меняется на противоположный только что описанному при POL=0.
5 ~SYNC Логический вход, который позволяет осуществлять синхронизацию цифровых фильтров и аналоговых модуляторов, когда несколько AD7731 используются одновременно. Когда SYNC в лог. 0, узлы цифрового фильтра, логика управления фильтром и логика управления калибровки сбрасывается, и аналоговый модулятор также удерживается в состоянии сброса. SYNC не влияет на цифровой интерфейс, однако сбрасывает RDY в состояние лог. 1, если он находился в лог. 0. Когда уровень на SYNC выставляется в лог. 1, биты режима (Mode Bits) могут быть установлены для последующей операции, которая начнется, когда сигнал SYNC будет снят.
6 ~RESET Логический вход с активным лог. 0, который сбрасывает логику управления, логику интерфейса, цифровой фильтр, налоговый модулятор и все встроенные в микросхему регистры в состояние по умолчанию, в котором они находятся при включении питания. Эффективно в микросхеме сбрасывается вообще все, кроме тактового генератора, который продолжает свою непрерывную работу даже при активации сигнала RESET.
7 NC No Connect, никуда не подключено. Не следует никуда подключать этот вывод.
8 AGND Общий провод для аналоговых схем AD7731, минус аналогового питания.
9 AVDD Плюс питания аналоговых схем. Между AVDD и AGND номинально должно присутствовать напряжение питания 5V.
10 AIN1 Аналоговый вход канала 1 (Analog Input Channel 1). Аналоговый вход с программируемым усилением, который может использоваться как псевдодифференциальный, когда работает вместе с AIN6, или как положительный вход в дифференциальной паре вместе с AIN2.
11 AIN2 Аналоговый вход канала 2 (Analog Input Channel 2). Аналоговый вход с программируемым усилением, который может использоваться как псевдодифференциальный, когда работает вместе с AIN6, или как отрицательный вход в дифференциальной паре вместе с AIN1.
12 AIN3/D1 Аналоговый вход канала 3 (Analog Input Channel 3). Эта ножка микросхемы может использоваться либо как аналоговый вход, либо как цифровой выход порта в зависимости от бита DEN Mode Register. Когда выбрана работа аналогового входа с программируемым усилением, он может использоваться как псевдодифференциальный при работе вместе с AIN6, или как положительный вход в дифференциальной паре вместе с AIN4. Когда выбрана работа как выходного цифрового порта, то лог. уровень этого выхода может быть установлен битом D1 Mode Register.
13 AIN4/D0 Аналоговый вход канала 4 (Analog Input Channel 4). Эта ножка микросхемы может использоваться либо как аналоговый вход, либо как цифровой выход порта в зависимости от бита DEN Mode Register. Когда выбрана работа аналогового входа с программируемым усилением, он может использоваться как псевдодифференциальный при работе вместе с AIN6, или как отрицательный вход в дифференциальной паре вместе с AIN3. Когда выбрана работа как выходного цифрового порта, то лог. уровень этого выхода может быть установлен битом D0 Mode Register.
14 REF IN(+) Положительный вход дифференциальной пары для подачи опорного напряжения АЦП. Уровень REF IN(+) может быть любым между уровнями AVDD и AGND. Номинальное опорное напряжение, т. е. дифференциальное напряжение между REF IN(+) и REF IN(–), должно быть +2.5V, когда бит HIREF в Mode Register установлен в лог. 0, и +5V, когда бит HIREF в Mode Register установлен в лог. 1.
15 REF IN(–) Отрицательный вход дифференциальной пары для подачи опорного напряжения АЦП. Уровень REF IN(-) может быть любым между уровнями AVDD и AGND.
16 AIN5 Аналоговый вход канала 5 (Analog Input Channel 5). Аналоговый вход с программируемым усилением, который может использоваться как положительный вход в дифференциальной паре совместно с AIN6.
17 AIN6 Аналоговый вход канала 6 (Analog Input Channel 6). Опорная точка для входов AIN1..AIN4, когда они используются в псевдодифференциальном режиме, или отрицательный вход в дифференциальной паре совместно с AIN5.
18 ~STANDBY Логический вход. Лог. 0 на этом входе выключает аналоговые и цифровые схемы, снижая ток потребления до 10 мкА (режим приостановки, standby mode). Внутренние регистры сохраняют все свои значения, когда микросхема находится в standby mode.
19 ~CS Chip Select, выборка активности микросхемы. Вход с активным лог. 0, который при лог. 0 на нем разрешает работу AD7731, цифровой интерфейс SCLK, DIN и DOUT становится активным. CS может использоваться в системах, где на одну цифровую шину подключено несколько управляемых подчиненных устройств. Сигнал ~CS может получать уровни от сигнала синхронизации фрейма цифровой шины, при этом SCLK может тактироваться непрерывно.
20 ~RDY Логический выход, используется как состояния в режиме преобразования и в режиме калибровки. В режиме преобразования лог. 0 на этом выходе показывает, что в регистре данных AD7731 доступно для считывание новое слово оцифрованного сигнала. Вывод RDY вернется в лог. 1 по завершении операции чтения полного слова данных. Если данные не были прочитаны, то RDY вернется к лог. 1 перед следующим обновлением выхода, оставаясь в лог. 1 до обновления выхода, и по готовности новых данных перейдет в лог. 0 снова. Этот сигнал дает индикацию, когда не должна быть инициирована операция чтения, чтобы избежать инициации чтения из регистра данных в тот момент, когда он обновляется. В режиме калибровки RDY переходит в лог. 1, когда инициирована калибровка, и возвращается в лог. 0, когда калибровка завершена. Некоторое количество разных событий AD7731 устанавливает RDY в лог. 1, что описано в таблице XVII.
21 DOUT Последовательный выход данных, читаемых из выходного регистра сдвига микросхемы. Этот выходной регистр сдвига может содержать информацию из регистров калибровки, регистра режима, регистра состояния, регистра фильтра или регистра данных, в зависимости от бит выбора регистра в Communications Register.
22 DIN Последовательный вход данных, который записываются во входной регистр сдвига микросхемы. Данные из этого входного регистра сдвига впоследствии перемещаются в регистры калибровки, регистр режима, регистр коммуникаций или регистр фильтра в зависимости от бит выбора регистра в Communications Register.
23 DVDD Напряжение питания цифровых узлов микросхемы, номинальное напряжение +3V или +5V.
24 DGND Общий провод для всех логических сигналов и минус напряжения питания цифровых узлов микросхемы.

Интегральная нелинейность (INTEGRAL NONLINEARITY, INL). Этот параметр определяет максимальную девиацию любого кода от прямой линии, проходящей через конечные точки передаточной функции АЦП. Конечные точки передаточной функции имеют нулевой масштаб (не перепутайте с биполярным нулем), точка 0.5 LSB ниже первого перехода кода (переход кода от 000...000 к 000...001), полная шкала, точка 0.5 LSB выше первого перехода кода (переход кода от 111...110 к 111...111). Эта ошибка выражается как процентный коэффициент от общей полной шкалы.

Положительная ошибка полной шкалы (POSITIVE FULL-SCALE ERROR). Это девиация последнего перехода кода (111...110 -> 111...111) от идеального напряжения AIN(+) (AIN(–) + VREF/GAIN – 3/2 LSB). Параметр относится к обоим входным диапазонам - однополярному и биполярному.

Ошибка однополярного смещения (UNIPOLAR OFFSET ERROR). Это девиация первого изменения кода от идеального напряжения AIN(+) (AIN(–) + 0.5 LSB), когда АЦП работает в однополярном режиме.

Ошибка двуполярного смещения (BIPOLAR ZERO ERROR). Это девиация среднего перехода кода (0111...111 -> 1000...000) от идеального напряжения AIN(+) (AIN(–) – 0.5 LSB), когда АЦП работает в двуполярном режиме.

Ошибка усиления (GAIN ERROR). Это характеризует ошибку охвата (span error) АЦП. Измеряется по разности между измеренным и идеальным охватом между двумя точками на передаточной функции. Эти две точки используются для вычисления ошибки усиления (gain error) положительной полной шкалы и отрицательной полной шкалы.

Биполярная отрицательная ошибка полной шкалы (BIPOLAR NEGATIVE FULL-SCALE ERROR). Это девиация первого перехода кода от идеального напряжения AIN(+) (AIN(–) – VREF/GAIN + 0.5 LSB), когда АЦП работает в биполярном режиме. Отрицательная ошибка полной шкалы является суммой ошибки нуля (zero error) и ошибки усиления (gain error).

Положительное превышение рабочего диапазона (POSITIVE FULL-SCALE OVERRANGE). Величина превышения доступных входных напряжений, которые больше чем AIN(–) + VREF/GAIN (например, пики шума или чрезмерно высокие напряжения из-за ошибок установленного системного усиления в подпрограммах калибровки системы) без появления ошибок перегрузки аналогового модулятора или переполнения цифрового фильтра.

Отрицательное превышение рабочего диапазона (NEGATIVE FULL-SCALE OVERRANGE). Величина превышения доступных входных напряжений, когда AIN(+) ниже AIN(–) – VREF/GAIN, без ошибок перегрузки аналогового модулятора или переполнения цифрового фильтра.

Диапазон смещения калибровки (OFFSET CALIBRATION RANGE). В режимах системной калибровки AD7731 калибрует свое смещение по отношению к аналоговому входу. Спецификация Offset Calibration Range определяет диапазон входных напряжений, которые AD7731 может принять и все еще точно откалибровать смещение.

Полный диапазон калибровки (FULL-SCALE CALIBRATION RANGE). Это диапазон напряжений, которые AD7731 может принять в режиме системной калибровки, и все еще при этом точно откалибровать полную шкалу.

Диапазон захвата по входу (INPUT SPAN). В схемах системной калибровки два напряжения, приложенные последовательно к аналоговому входу AD7731, определяют диапазон аналоговых напряжений. Спецификация input span определяет минимум и максимум входного напряжения от нуля до полной шкалы, которые AD7731 может принять и все еще точно откалибровать усиление.

RMS Root Mean Square, среднее квадратическое значение.

P2P peak-topeak, размах сигнала, разница между пиком максимума и пиком минимума.

У AD7731 есть несколько разных режимов работы встроенных функций фильтра и чоппинга. Подробнее эти опции описаны в последующих секциях. Микросхема может быть запрограммирована либо для оптимизации пропускной способности и времени установки, либо для оптимизации производительности по шуму и уходу значений. Ниже показаны таблицы шума для двух основных режимов работы, что поможет выбрать скорость выдачи выходных данных и времена установки. В первом режиме, где AD7731 сконфигурирована с CHP = 0 и разрешенным режимом SKIP, предоставляется быстрое время установки при сохранении высокой разрешающей способности. Во втором режиме, где CHP=1 и подключен полный второй фильтр, предоставляется очень низкий уровень шума с малыми скоростями вывода данных. Время установки относится к длительности по времени, которое занимает 100% установка выходного значения после изменения канала или осуществления SYNC.

Выходной шум для CHP = 0, SKIP = 1. Таблица I показывает RMS-шум для нескольких типовых скоростей выдачи данных –3 dB частотах, когда AD7731 используется не в дробном режиме (nonchop mode, CHP Filter Register = 0) и отключенном вторым фильтром (SKIP Filter Register = 1). Эта таблица сгенерирована для основной тактовой частоты АЦП 4.9152 МГц. Эти значение типовые, и получены на дифференциальном входном напряжении 0V. Скорость обновления выходных данных выбирается битами SF0 .. SF11 Filter Register. Таблица II между тем показывает выходное разрешение P2P в битах (округленное к ближайшему 0.5 LSB) для тех же самых скоростей выдачи данных. Важно отметить, что числа в таблице II представляют разрешающую способность, на которой нет скачков кода в пределах суммы 6 (six-sigma limit). Это не вычислено не на шуме RMS, а на шуме P2P.

Числа сгенерированы для двуполярных входных диапазонов. Когда микросхема работает в однополярном режиме, выходной шум будет тот же, как и эквивалентный биполярный входной. В результате значения в таблице I останутся теми же для однополярных режимов. Для вычисления чисел таблицы II для однополярных входных диапазонов просто отнимите 1 из числа разрешающей способности P2P в битах.

Таблица I. Зависимость выходного шума от входного диапазона и скорости обновления (CHP = 0, SKIP = 1). Типовое значение выходного шума дано в микровольтах RMS.

Частота вывода данных Спад по уровню -3dB SF Время установки Входной диапазон, mV
±1280 ±640 ±320 ±160 ±80 ±40 ±20
150 Гц 39.3 Гц 2048 20 мс 2.6 1.45 0.87 0.6 0.43 0.28 0.2
200 Гц 52.4 Гц 1536 15 мс 3.0 1.66 1.02 0.69 0.48 0.32 0.22
300 Гц 78.6 Гц 1024 10 мс 3.7 2 1.26 0.84 0.58 0.41 0.28
400 Гц 104.8 Гц 768 7.5 мс 4.2 2.3 1.46 1.0 0.69 0.46 0.32
600 Гц 157 Гц 512 5 мс 5.2 2.9 1.78 1.2 0.85 0.58 0.41
800 Гц 209.6 Гц 384 3.75 мс 6 3.3 2.1 1.4 0.98 0.66 0.47
1200 Гц 314 Гц 256 2.5 мс 7.8 4.3 2.6 1.8 1.27 0.82 0.57
1600 Гц 419.2 Гц 192 1.87 мс 10.9 5.4 3.5 2.18 1.51 0.94 0.64
2400 Гц 629 Гц 128 1.25 мс 27.1 13.9 7.3 3.5 2.22 1.24 0.83
3200 Гц 838.4 Гц 96 0.94 мс 47 24.4 11.4 5.3 3.1 1.9 1.0
4800 Гц 1260 Гц 64 0.625 мс 99 50.3 24.5 12.5 6.5 3.3 1.7
6400 Гц 1676 Гц 48 0.47 мс 193 97 48 24 11.8 6.6 3.0

Таблица II. Зависимость разрешающей способности P2P от входного диапазона и скорости обновления (CHP = 0, SKIP = 1). Разрешающая способность P2P указана в битах.

Частота вывода данных Спад по уровню -3dB SF Время установки Входной диапазон, mV
±1280 ±640 ±320 ±160 ±80 ±40 ±20
150 Гц 39.3 Гц 2048 20 мс 17.5 17 17 16.5 16 15.5 15
200 Гц 52.4 Гц 1536 15 мс 17 17 16.5 16.5 16 15.5 15
300 Гц 78.6 Гц 1024 10 мс 17 16.5 16.5 16 15.5 15 14.5
400 Гц 104.8 Гц 768 7.5 мс 16.5 16.5 16 15.5 15.5 15 14.5
600 Гц 157 Гц 512 5 мс 16.5 16 16 15.5 15 14.5 14
800 Гц 209.6 Гц 384 3.75 мс 16 16 15.5 15 14.5 14.5 14
1200 Гц 314 Гц 256 2.5 мс 15.5 15.5 15.5 15 14.5 14 13.5
1600 Гц 419.2 Гц 192 1.87 мс 15 15.5 15 14.5 14 14 13.5
2400 Гц 629 Гц 128 1.25 мс 14 14 14 14 13.5 13.5 13
3200 Гц 838.4 Гц 96 0.94 мс 13 13 13 13 13 13 12.5
4800 Гц 1260 Гц 64 0.625 мс 12 12 12 12 12 11.5 12
6400 Гц 1676 Гц 48 0.47 мс 11 11 11 11 11 11 11

Выходной шум для CHP = 1, SKIP = 0. Таблица III показывает выходной шум RMS для типовых скоростей выдачи данных и –3 dB частот, кода AD7731 используется в дробном режиме (chopping mode, CHP Filter Register = 1) и включенным в цикл вторым фильтром. Числа в таблице сгенерированы при главной тактовой частоте АЦП 4.9152 МГц. Эти числа типовые, сгенерированные на дифференциальном входном аналоговом напряжении 0V. Скорость обновления выходных данных выбирается битами SF0 .. SF11 Filter Register. Таблица IV между тем показывает выходное разрешение P2P в битах (округленное к ближайшему 0.5 LSB) для тех же самых скоростей выдачи данных. Важно отметить, что числа в таблице II представляют разрешающую способность, на которой нет скачков кода в пределах суммы 6 (six-sigma limit). Это не вычислено не на шуме RMS, а на шуме P2P.

Числа сгенерированы для биполярных входных диапазонов. Когда микросхема работает в однополярном режиме, выходной шум будет тот же, как и эквивалентный биполярный входной. В результате значения в таблице III останутся теми же для однополярных режимов. Для вычисления чисел таблицы IV для однополярных входных диапазонов просто отнимите 1 из числа разрешающей способности P2P в битах.

Таблица III. Зависимость выходного шума от входного диапазона и скорости обновления (CHP = 1, SKIP = 0). Типовое значение выходного шума дано в nV (нановольтах) RMS.

Частота вывода данных Спад по уровню -3dB SF Время установки Входной диапазон, mV
Normal Fast Step ±1280 ±640 ±320 ±160 ±80 ±40 ±20
50 Гц 1.97 Гц 2048 440 мс 40 мс 700 425 265 170 120 85 55
100 Гц 3.95 Гц 1024 220 мс 20 мс 980 550 330 230 190 115 90
150 Гц 5.92 Гц 683 147 мс 13.3 мс 1230 700 445 270 210 140 100
200 Гц 7.9 Гц 512 110 мс 10 мс 1260 840 500 340 245 170 105
400 Гц 15.8 Гц 256 55 мс 5 мс 2000 1230 690 430 335 215 160
800 Гц 31.6 Гц 128 27.5 мс 2.5 мс 3800 2100 1400 760 590 345 220

Таблица IV. Зависимость разрешающей способности P2P от входного диапазона и скорости обновления (CHP = 1, SKIP = 0). Разрешающая способность P2P указана в битах.

Частота вывода данных Спад по уровню -3dB SF Время установки Входной диапазон, mV
Normal Fast Step ±1280 ±640 ±320 ±160 ±80 ±40 ±20
50 Гц 1.97 Гц 2048 440 мс 40 мс 19 19 18.5 18.5 18 17.5 17
100 Гц 3.95 Гц 1024 220 мс 20 мс 19 18.5 18.5 18 17 17 16
150 Гц 5.92 Гц 683 147 мс 13.3 мс 18.5 18 18 17.5 17 16.5 16
200 Гц 7.9 Гц 512 110 мс 10 мс 18.5 18 17.5 17.5 17 16.5 16
400 Гц 15.8 Гц 256 55 мс 5 мс 17.5 17.5 17 17 16.5 16 15.5
800 Гц 31.6 Гц 128 27.5 мс 2.5 мс 17 16.5 16 16 15.5 15 15

[Регистры AD7731]

AD7731 содержит 12 внутренних регистров, к которым можно получить доступ через последовательный порт микросхемы. Эти регистры суммарно показаны на рис. 4 и в таблице V, и подробно описаны в последующих секциях.

AD7731 Register Overview fig04

Рис. 4. Регистры AD7731.

Таблица V. Общее описание регистров AD7731.

Название Тип* Бит Reset* Функция
Communications Register WO 8 - Регистр обмена данными. Все операции с другими регистрами инициируются через этот регистр. Это управляет тем, какая будет операция (чтение или запись, непрерывное чтение) и одновременно адресует регистр. Большинство последующих операций возвращает управление к регистру обмена, кроме работы коммуникационного режима чтения.
Status Register RO 8 Cxh Регистр состояния. Предоставляет информацию о готовности преобразования, калибровки, установки стабильного состояния при переключении входов, работу в режиме приостановки, допустимость уровня опорного напряжения.
Data Register RO 16 или 24 000000h Регистр данных. Предоставляет результат преобразования (оцифровки входного сигнала). Длина регистра может быть запрограммирована на 16 или 24 бита.
Mode Register R/W 16 0174h Регистр режима. Управляет такими функциями, как режим работы, однополярное/двуполярное измерение, функция ножек AIN3/D1 и AIN4/D0, ток возбуждения, длина слова регистра данных. Также здесь содержится бит выбора опорного напряжения, биты выбора диапазона опорного напряжения и биты выбора канала.
Filter Register R/W 16 2002h Регистр фильтра. Управляет количеством усреднений первого каскада фильтра (что влияет на скорость выдачи данных), выбирает режим FASTStep и режим пропуска второго каскада фильтра, и также управляет режимами чоппинга микросхемы.
Offset Register R/W 24 ? Регистр смещения. Всего их три штуки, по числу каналов (см. таблицу XIII). Содержит 24-битное слово, устанавливающее калибровочный коэффициент смещения. Значение из этого регистра используется для корректировки смещения на выходе из цифрового фильтра.
Gain Register R/W 24 ? Регистр усиления. Всего их три штуки, по числу каналов (см. таблицу XIII). Содержит 24-битное слово, устанавливающее калибровочный коэффициент усиления. Значение из этого регистра используется для корректировки усиления на выходе из цифрового фильтра.
Test Register R/W 24 000000h Регистр проверки. Управляет режимами тестирования, этот регистр не должен программироваться пользователем.

Примечания *: в столбце "Тип" показан тип доступа к регистру: WO только для записи, RO только для чтения, R/W для чтения и записи. В столбце "Reset" показано состояние по умолчанию для регистра после сброса или включения питания. Состояние по умолчанию не применимо для регистра обмена данными.

8-битный регистр обмена предназначен только для записи. Все операции с микросхемой должны начаться с операции записи в Communications Register. Данные, записанные в Communications Register, определяют следующую операцию, какая она будет - чтение или запись, тип операции чтения, с каким регистром осуществляется операция. Для операций одиночного чтения или одиночной записи как только завершится операция с регистром, интерфейс вернется к ожиданию записи в Communications Register. Это состояние по умолчанию для интерфейса (после включения питания или сброса), в котором AD7731 находится по умолчанию в ожидании операции записи в Communications Register. В ситуациях, когда последовательность доступа к интерфейсу потеряна, выполните операцию записи с выдачей как минимум 32 последовательных тактов при подаче на вход DIN единиц, что возвратит AD7731 в это состояние по умолчанию. Таблица VI показывает биты Communications Register от старшего к младшему.

Таблица VI. Биты Communications Register.

   7       6       5       4       3       2       1       0   
~WEN ZERO RW1 RW0 ZERO RS2 RS1 RS0

~WEN бит разрешения записи. В этот бит должен быть записан 0, чтобы была задана операция записи. Если записать сюда 1, то микросхема не будет вводить последующие биты в свой регистр сдвига. Бит будет сохранять свое единичное состояние, пока не записать сюда 0. Как только в этот бит записан 0, остальные 7 бит будут загружены в Communications Register.

ZERO в этот бит должен быть записан 0, чтобы обеспечить корректность работы AD7731.

RW1, RW0 биты режима чтения/записи. В таблице VII показаны состояния этих бит, определяющих вид операции.

Таблица VII. Режимы чтения/записи.

RW1 RW0 Режим чтения/записи
0 0 Одиночная операция записи в указанный регистр.
0 1 Одиночная операция чтения из указанного регистра.
1 0 Запуск непрерывного чтения указанного регистра.
1 1 Остановка режима непрерывного чтения.

Когда в эти биты записано 00, то следующая операция это операция чтения в регистр, на который указывает значение бит RS2, RS1, RS0. Как только последующая операция записи в указанный регистр завершилась, микросхема вернется в состояние ожидания записи в Communications Register.

Когда в эти биты записано 01, то следующая операция это операция чтения регистра, на который указывает значение бит RS2, RS1, RS0. Как только последующая операция чтения завершилась, микросхема вернется в состояние ожидания записи в Communications Register.

Когда в эти биты записано 10, это установит микросхему в режим непрерывного чтения регистра, заданного битами RS2, RS1, RS0. Чаще всего для этой цели задается Data Register (для получения результата преобразования) и Status Register (для определения момента готовности преобразования или калибровки). Все последующие операции с микросхемой будут состоять из чтений указанного регистра, без промежуточных записей в Communications Register. Это означает, что как только осуществится следующая операция чтения указанного регистра, микросхема будет находиться в режиме, когда ожидается другое чтение из этого указанного регистра, т. е. операции чтения непрерывно следуют одна за другой. В результате микросхема будет оставаться в этом режиме непрерывного чтения, пока не будет записано значение 30h в регистр, что установит биты RW1 и RW0, и тем самым остановит работу режима непрерывного чтения.

Когда в эти биты записано 11 (и записаны нули в биты 3..0), операция непрерывного чтения будет остановлена, и микросхема вернется в состояние ожидания записи в Communications Register. Обратите внимание, что микросхема продолжит считывать состояние DIN на каждом перепаде SCLK в режиме непрерывного чтения, чтобы можно было определить, когда остановить режим непрерывного чтения. Таким образом, пользователю нужно быть осторожным, чтобы случайно не выйти из режима непрерывного чтения или чтобы не сбросить микросхему записью последовательности единичек. Самый простой способ избежать этого - поместить лог. 0 на DIN, когда микросхема находится в режиме непрерывного чтения.

RS2, RS1, RS0 биты выбора регистра, RS2 старший из этих бит. Значения в RS2..RS0 определяют, с каким из 8 регистров микросхемы должна осуществляться последующая операция чтения или записи, что показано в таблице VIII.

Таблица VIII. Выбор регистра.

RS2 RS1 RS0 Режим чтения/записи
0 0 0 Communications Register (операция записи)
0 0 0 Status Register (операция чтения)
0 0 1 Data Register
0 1 0 Mode Register
0 1 1 Filter Register
1 0 0 Нет доступа к регистру
1 0 1 Offset Register
1 1 0 Gain Register
1 1 1 Test Register

8-битный регистр состояния, предназначенный только для чтения. Чтобы получить доступ к Status Register, пользователь должен записать 000 в биты RS2..RS0 Communications Register с выбором либо одиночного чтения, либо непрерывного чтения. Таблица IX обозначает размещение бит по разрядам. Рис. 5 показывает алгоритм чтения из регистров AD7731. Значение в скобках показывает значение состояние по умолчанию для бита после включения питания или сброса.

Таблица IX. Биты Status Register.

   7       6       5       4       3       2       1       0   
~RDY
(1)
~STDY
(1)
STBY
(0)
NOREF
(0)
MS3
(x)
MS2
(x)
MS1
(x)
MS0
(x)

~RDY бит готовности. Состояние и функция этого бита такая же, как внешнего выхода ~RDY. События, которые устанавливают бит ~RDY, показаны в таблице XVII.

~STDY бит стабилизации состояния. Этот бит обновляется, когда цифровой фильтр записывает результат в Data Register. Если фильтр находится в режиме FASTStep™ (см. врезку Filter Register), и микросхема реагирует на резкое изменение уровня на входе, то бит ~STDY остается в лог. 1 до момента, когда станет доступен результат преобразования. Выход ~RDY и бит ~RDY установятся в лог. 0, на этих начальных преобразованиях, показывая доступность результата. Однако если ~STDY == 1, то это показывает, что представленный результат не получен из полностью установившегося второго каскада FIR-фильтра. Когда состояние FIR-фильтра полностью установилось, то бит ~STDY перейдет в лог. 0 вместе с ~RDY. Если микросхема не установлена в режим FASTStep™, бит STDY перейдет в лог. 0 при первом чтении Data Register, и не очищается последующими чтениями Data Register.

События, устанавливающие бит ~STDY, показаны в таблице XVII. ~STDY установится в лог. 1 вместе с ~RDY при всех событиях в этой таблице, кроме чтения Data Register.

STBY Standby Bit, бит приостановки. Лог. 1 в нем показывает, что AD7731 находится в режиме приостановки (Standby Mode, режим приостановки, когда микросхема потребляет мало энергии), и соответственно лог. 0 показывает нормальный режим работы. Микросхема может быть помещена в режим приостановки с помощью вывода входа ~STANDBY или записью 011 в биты MD2..MD0 Mode Register. Состояние по умолчанию для бита STBY равно 0, что соответствует ~STANDBY=1 (нормальное рабочее состояние микросхемы).

NOREF No Reference Bit, бит отсутствия опорного напряжения. Если напряжение между REF IN(+) и REF IN(–) меньше 0.5V, или любой из этих выводов не подключен, то бит NOREF перейдет в лог. 1. Если NOREF=1 после завершения преобразования, то в Data Register загружается единичками. Если NOREF=1 после завершения калибровки, то обновление регистров калибровки запрещено.

MS3..MS0 эти биты предназначены для заводского использования. Состояние этих бит после сброса/включения питания зависит числа, записанного на заводе.

Регистр данных это регистр только для чтения, который содержит последний результат преобразования AD7731. Рис. 5 показывает алгоритм чтения из регистров AD7731. Регистр данных может быть запрограммирован на длину 16 или 24 бит, что определяется состоянием бита WL в Mode Register. Выход ~RDY и бит ~RDY в Status Register установятся в лог. 0, когда Data Register обновится новыми данными. Выход ~RDY и бит ~RDY вернутся в лог. 1, когда было прочитано все содержимое регистра данных (16 или 24 бита). Если Data Register не был прочитан после появления очередного обновления данных, то вывод ~RDY и бит ~RDY перейдут в лог. 1 на время как минимум 158.5 x tCLK IN, показывая этим, что чтение Data Register не должно быть инициировано, чтобы избежать передачи данных из Data Register, пока он обновляется. Как только произошло обновление Data Register, ~RDY вернется к лог. 0.

Если данные в Communications Register настроили микросхему для операции записи в этот регистр, то должна быть осуществлена реальная запись, чтобы микросхема вернулась в состояние ожидания операции записи в Communications Register (т. е. в состояние по умолчанию для интерфейса). Однако эти записанные 16 или 24 бита данных будут игнорироваться AD7731.

Регистр режима 16-битный, и позволяет как чтение, так и запись его бит. Этот регистр конфигурирует рабочие режимы AD7731, выбор входного диапазона напряжений, выбор канала и длину слова Data Register. В таблице X показано расположение бит по разрядам Mode Register. Число в скобках показывает значение бита по умолчанию, которое бит получает при сбросе или включении питания. Рис. 5 показывает процесс чтения регистров AD7731, и рис. 6 показывает процесс их записи.

Таблица X. Биты Mode Register.

   15       14       13       12       11       10       9       8   
MD2
(0)
MD1
(0)
MD0
(0)
~B/U
(0)
DEN
(0)
D1
(0)
D0
(0)
WL
(1)
   7       6       5       4       3       2       1       0   
HIREF
(0)
RN2
(1)
RN1
(1)
RN0
(1)
BO
(0)
CH2
(1)
CH1
(0)
CH0
(0)

MD2, MD1, MD0 биты режима, определяющие работу AD7731, их состояние и назначение показаны в таблице XI. Эти режимы независимые, поэтому запись нового режима в эти биты Mode Register приведет к выходу из режима, в котором микросхема работала, и переводу микросхемы в новый режим работы сразу после завершения записи в Mode Register.

Таблица XI. Рабочие режимы.

MD2 MD1 MD0 Режим чтения/записи
0 0 0 Sync (Idle) Mode (состояние по умолчанию после сброса/включения питания). В этом режиме модулятор и фильтр удерживаются в состоянии сброса, и AD7731 не обрабатывает никакие новые выборки данных. Помещение микросхемы в этот режим эквивалентно подачи снаружи активного сигнала на вывод ~SYNC. Однако подача активного сигнала на ~SYNC не переводит принудительно эти биты в состояние 000. Микросхема вернется в этот режим после завершения калибровки или после завершения преобразования в режиме одиночного преобразования (Single Conversion Mode). 000 это состояние по умолчанию бит MD2..MD0 после сброса или включения питания.
0 0 1 Continuous Conversion Mode (режим непрерывного преобразования). В этом режиме AD7731 непрерывно обрабатывает данные и предоставляет результаты преобразования в Data Register с запрограммированной частотой (как это определено содержимым Filter Register). Для большинства приложений это нормальный рабочий режим AD7731.
0 1 0 Single Conversion Mode (режим одиночного преобразования). В этом режиме AD7731 выполняет одно преобразование аналогового сигнала в цифровую форму, обновляет этими данными Data Register, возвращается в Sync Mode и сбрасывает эти биты режима в состояние 000. Результат одиночного преобразования AD7731 в этом режиме не будет предоставлен, пока не истечет время установки фильтра.
0 1 1 Power-Down (Standby) Mode (режим приостановки). В этом режиме AD7731 переходит в выключенное состояние, или состояние ожидания. Помещение микросхемы в это состояние эквивалентно подаче активного уровня на вход ~STANDBY. Однако активация ~STANDBY не приведет к принудительному переходу этих бит режима в состояние 011.
1 0 0 Zero-Scale Self-Calibration Mode (режим самокалибровки нуля). Активизирует процесс самокалибровки нуля канала, выбранного битами CH2, CH1 и CH0 в Mode Register. Эта калибровка нуля осуществляется на выбранном усилении, когда входы канала внутренне замкнуты друг на друга. Когда самокалибровка нуля завершится, микросхема обновит содержимое Offset Calibration Register выбранного канала и вернется в Sync Mode, когда биты MD2, MD1 и MD0 установлены в 000. Выход ~RDY и бит перейдут в лог. 1, когда калибровка инициирована, и вернутся в лог. 0, когда самокалибровка завершится, чтобы тем самым показать, что микросхема вернулась обратно в режим Sync Mode и готова к другим операциям.
1 0 1 Full-Scale Self-Calibration Mode (режим самокалибровки полной шкалы). Активизирует процесс самокалибровки полной шкалы канала, выбранного битами CH2, CH1 и CH0 в Mode Register. Эта калибровка осуществляется на выбранном усилении, когда на входы канала подается внутренне формируемое напряжение полной шкалы. Когда самокалибровка завершится, микросхема обновит содержимое Gain Calibration Register выбранного канала и вернется в Sync Mode, когда биты MD2, MD1 и MD0 установлены в 000. Выход ~RDY и бит перейдут в лог. 1, когда калибровка инициирована, и вернутся в лог. 0, когда самокалибровка завершится, чтобы тем самым показать, что микросхема вернулась обратно в режим Sync Mode и готова к другим операциям.
1 1 0 Zero-Scale System Calibration Mode (режим калибровки нуля системы). Активирует системную калибровку нуля канала, выбранного битами CH2, CH1 и CH0 в Mode Register. Калибровка выполняется на выбранном усилении, при этом входное напряжение, соответствующее нулю, подается снаружи на аналоговые входы. Это входное напряжение должно оставаться стабильным на все время калибровки нуля системы. Когда калибровка нуля завершится, микросхема обновит содержимое Offset Calibration Register выбранного канала и вернется в Sync Mode, когда биты MD2, MD1 и MD0 установлены в 000. Выход ~RDY и бит перейдут в лог. 1, когда калибровка инициирована, и вернутся в лог. 0, когда калибровка завершится, чтобы тем самым показать, что микросхема вернулась обратно в режим Sync Mode и готова к другим операциям.
1 1 1 Full-Scale System Calibration Mode (режим калибровки полной шкалы системы). Активирует системную калибровку полной шкалы канала, выбранного битами CH2, CH1 и CH0 в Mode Register. Калибровка выполняется на выбранном усилении, при этом входное напряжение, соответствующее полной шкале, подается снаружи на аналоговые входы. Это входное напряжение должно оставаться стабильным на все время калибровки полной шкалы системы. Когда калибровка завершится, микросхема обновит содержимое Gain Calibration Register выбранного канала и вернется в Sync Mode, когда биты MD2, MD1 и MD0 установлены в 000. Выход ~RDY и бит перейдут в лог. 1, когда калибровка инициирована, и вернутся в лог. 0, когда калибровка завершится, чтобы тем самым показать, что микросхема вернулась обратно в режим Sync Mode и готова к другим операциям.

~B/U Bipolar/Unipolar Bit. 0 в этом бите выбирает биполярный режим работы, когда выход кодируется в 00...000 для отрицательного уровня полной шкалы, 10...000 для нуля на входе и 11...111 для положительного уровня полной шкалы. 1 в этом бите выбирает однополярный режим работы, когда 00...000 кодирует нулевой уровень на входе, и 11...111 положительный уровень полной шкалы.

DEN Digital Output Enable Bit, бит разрешения работы выходов. Когда этот бит установлен в 1, ножки AIN3/D1 и AIN4/D0 работают цифровые выходы. В этом режиме пользователь получает два порта вывода общего назначения, управляемые через последовательный интерфейс.

D1, D0 биты для управления цифровыми выходами. Значения в этих битах определят выходные логические уровни на ножках AIN3/D1 и AIN4/D0, когда DEN=1.

WL определяет длину слова данных Data Register. 0 в этом бите задает 16-битную длину слова данных, 1 задает 24-битную длину слова данных.

HIREF High Reference Bit. Этот бит устанавливается в соответствии с опорным напряжением, с которым работает микросхема. Если опорное напряжение 2.5V, то HIREF должен быть установлен в лог. 0. Если опорное напряжение 5V, то HIREF должен быть установлен в лог. 1. Когда бит HIREF корректно установлен для соответствующего подключенного опорного напряжения, диапазоны входных напряжений будут от 0 mV до +20 mV, +40 mV, +80 mV, +160 mV, +320 mV, +640 mV и +1.28 V для однополярного режима работы и ±20 mV, ±40 mV, ±80 mV, ±160 mV, ±320 mV, ±640 mV и ±1.28 V для биполярного режима работы.

Можно установить бит HIREF в лог. 1, когда опорное напряжение 2.5V. В этом случае микросхема будет работать от опорного напряжения 2.5V, подразумевая, что это 5V. В результате чувствительность всех диапазонов повысится вдвое. Т. е. в однополярном режиме это будут диапазоны от 0 mV .. +10 mV до 0 mV .. +640 mV, и в биполярном режиме от ±10 mV до ±640 mV. Однако разрешающая способность по шуму (в nV) останется неизменной, а разрешающая способность уменьшится на 1 разряд LSB.

RN2, RN1, RN0 эти биты определяют входной рабочий диапазон уровней сигналов. Они показаны в таблице XII для опорного напряжения 2.5V, когда HIREF=0, или опорного напряжения 5V, когда HIREF=1.

Таблица XII. Выбор диапазона входных уровней.

RN2 RN1 RN0 Выбор диапазона уровней на входах
~B/U=0 ~B/U=1
0 0 0 -20 mV .. +20 mV 0 mV .. +20 mV
0 0 1 -20 mV .. +20 mV 0 mV .. +20 mV
0 1 0 -40 mV .. +40 mV 0 mV .. +40 mV
0 1 1 -80 mV .. +80 mV 0 mV .. +80 mV
1 0 0 -160 mV .. +160 mV 0 mV .. +160 mV
1 0 1 -320 mV .. +320 mV 0 mV .. +320 mV
1 1 0 -640 mV .. +640 mV 0 mV .. +640 mV
1 1 1 -1.28 V .. +1.28 V 0 V .. + 1.28V

Примечание: состояние 111 для бит RN2..RN0 это состояние по умолчанию после сброса/включения питания.

BO Burnout Current Bit, бит тока возбуждения. 1 в этом бите активирует встроенные генераторы токов возбуждения, подключаемые на входы. Когда это состояние активно, на пару входов выбранного канала подключаются источники тока возбуждения датчика. На вход AIN(+) подключается генератор вытекающего тока, и на вход AIN(–) подключается генератор втекающего тока. 0 в этом бите выключает токи возбуждения.

CH2, CH1, CH0 биты выбора канала. Эти 3 бита выбирают либо канал для преобразования, либо доступ к коэффициентам калибровки, как показано в таблице XIII. В микросхеме есть 3 пары регистров калибровки. В полнодифференциальном режиме микросхема имеет 3 входных канала, каждому из них назначена своя пара регистров калибровки. В псевдодифференциальном режиме у AD7731 пять входных канала с некоторыми входными каналами, которые совместно используют регистры калибровки. Когда во все биты CH2, CH1 и CH0 записана лог. 1, Микросхема работает как будто её выбранные входы замкнуты на AIN6 (дифференциальное напряжение равно 0). В этом состоянии вход AIN6 должен быть подключен к внешнему напряжению, находящемуся в допустимом общем диапазоне для микросхемы. Состояние по умолчанию для этих бит после сброса/включения питания равно 100.

Таблица XIII. Выбор канала.

CH2 CH1 CH0 AIN(+) AIN(-) Тип входа Пара регистров калибровки
0 0 0 AIN1 AIN6 Псевдодифференциальный Пара 0
0 0 1 AIN2 AIN6 Псевдодифференциальный Пара 1
0 1 0 AIN3 AIN6 Псевдодифференциальный Пара 2
0 1 1 AIN4 AIN6 Псевдодифференциальный Пара 2
1 0 0 AIN1 AIN2 Дифференциальный Пара 0
1 0 1 AIN3 AIN4 Дифференциальный Пара 1
1 1 0 AIN5 AIN6 Дифференциальный Пара 2
1 1 1 AIN6 AIN6 Тестовый режим Пара 2

Регистр фильтра 16-битный, в него данные могут записываться, и из него данные могут читаться. Этот регистр определяет усреднение, выполняемое первым каскадом фильтра, и также определяет работу второго каскада фильтра. Также здесь включается режим чоппинга. Таблица XIV показывает места размещения бит по разрядам в Filter Register. Число в скобках показывает состояние по умолчанию для бита, которое он получает при включении питания или сбросе. Рис. 5 показывает алгоритм чтения из регистров, а рис. 6 алгоритм записи в регистры AD7731.

Таблица XIV. Биты Filter Register.

   15       14       13       12       11       10       9       8   
SF11
(0)
SF10
(0)
SF9
(1)
SF8
(0)
SF7
(0)
SF6
(0)
SF5
(0)
SF4
(0)
   7       6       5       4       3       2       1       0   
SF3
(0)
SF2
(0)
SF1
(0)
SF0
(0)
ZERO
(0)
CHP
(0)
SKIP
(1)
FAST
(0)

SF11-SF0 биты выбора фильтра Sinc3. AD7731 содержит 2 фильтра, Sinc3 и FIR. 12 бит, программируемые в биты от SF11 до SF0 устанавливают количество выборок для усреднения, что выполняет фильтр Sinc3. В результате число, запрограммированное в эти 12 бит, влияют на частоту –3 dB и скорость выдачи данных из микросхемы (см. секцию "Архитектура фильтра"). Допустимый диапазон значений для слова SF зависит от настройки бита CHP и бита SKIP. В таблице XV приведена сводка диапазонов значений SF для разных настроек (для главной тактовой частоты 4.9152 МГц).

Таблица XV. Диапазоны значений SF.

CHP SKIP Диапазон SF Частота следования выходных выборок
0 0 2048 .. 150 150 .. 2048 Гц
1 0 2048 .. 75 50 .. 1365 Гц
0 1 2048 .. 40 150 .. 7600 Гц
1 1 2048 .. 20 50 .. 5120 Гц

ZERO в этот бит должен быть записан 0, чтобы обеспечить корректность работы AD7731.

CHP Chop Enable Bit, бит разрешения работы чоппинга. 1 в этом бите разрешает чоппинг, при этом микросхема работает с постоянным переключением полярности аналоговых входов и переключением инверсии на выходе 1 каскада фильтра Sinc3, благодаря чему устраняются все внутренние постоянные смещения микросхемы и дрейф этого смещения в зависимости от температуры. Параметры постоянства смещения с течением времени и при изменении температуры очень важны для измерений постоянного тока, поэтому в таких приложениях рекомендуется разрешить чоппинг.

SKIP бит пропуска FIR-фильтра. Когда в этом бите 0, AD7731 выполняет двухкаскадную фильтрацию перед тем, как передать результат преобразования на выход. В первом каскаде работает усредняющий (Sinc3) фильтр, за которым идет 22-tap FIR-фильтр. Когда в этот бит записана 1, FIR-фильтр пропускается, и выход фильтра Sinc3 подается напрямую на выход AD7731 (см. секцию "Архитектура фильтра", где подробно описана реализация фильтрации).

FAST бит разрешения режима FASTStep™. 1 в этом бите разрешает работу режима FASTStep™ AD7731. В этом режиме, если был определен значительный перепад уровня на входе, то порция FIR-вычислений приостанавливается, и заменяется выходом фильтра Sinc3. Изначально 2 выходные выборки фильтра sinc3 используются для вычисления выхода AD7731. Количество выборок sinc3, используемых для вычисления, растет при повышении количества усреднений(от 2 к 4, затем к 8 и затем к 16), пока бит ~STDY не перейдет в лог. 0. Тогда после этого шага FIR-фильтр полностью стабилизируется, бит ~STDY становится активным, и FIR-фильтр подключается обратно в цикл обработки (см. секцию "Архитектура фильтра" для получения подробного описания режима FASTStep™).

AD7731 содержит три 24-битных регистра калибровки смещения, помеченных именами от Offset Calibration Register 0 до Offset Calibration Register 2, в них данные могут быть записаны, и также данные могут быть прочитаны оттуда. Эти три регистра полностью независимы друг от друга, и в полноценном дифференциальном режиме каждый из 3 входных каналов работает со своим регистром калибровки смещения. Этот регистр используется совместно с соответствующим регистром калибровки усиления (Gain Calibration Register), формируя пару регистров калибровки. Эта пара регистров калибровки используется для масштабирования выхода фильтра, как это показано в таблице XIII. Чтобы получить доступ к нужному Offset Calibration Register, пользователь должен сначала записать в Mode Register настройку для адресации в биты CH2 .. CH0.

Регистр калибровки смещения обновляется после того, как выполнится подпрограмма калибровки (в биты MD2, MD1, MD0 Mode Register будут записаны значения 100 или 110). Во время последующих преобразований содержимое этого регистра вычитается из выхода фильтра перед наложением масштабирования для получения выходного слова данных. Рис. 5 показывает процесс чтения из регистров, а рис. 6 процедуру записи в регистры AD7731.

AD7731 содержит три 24-битных регистра калибровки усиления, помеченных именами от Gain Calibration Register 0 до Gain Calibration Register 2, в них данные могут быть записаны, и также данные могут быть прочитаны оттуда. Эти три регистра полностью независимы друг от друга, и в полноценном дифференциальном режиме каждый из 3 входных каналов работает со своим регистром калибровки усиления. Этот регистр используется совместно с соответствующим регистром калибровки смещения (Offset Calibration Register), формируя пару регистров калибровки. Эта пара регистров калибровки используется для масштабирования выхода фильтра, как это показано в таблице XIII. Чтобы получить доступ к нужному Gain Calibration Register, пользователь должен сначала записать в Mode Register настройку для адресации в биты CH2 .. CH0.

Регистр калибровки усиления обновляется после того, как выполнится подпрограмма калибровки (в биты MD2, MD1, MD0 Mode Register будут записаны значения 101 или 111). Во время последующих преобразований содержимое этого регистра используется для масштабирования скорректированного по смещению значения выхода (смещение корректируется значением из Offset Calibration Register). Рис. 5 показывает процесс чтения из регистров, а рис. 6 процедуру записи в регистры AD7731.

AD7731 содержит 24-битный регистр проверки, данные которого можно физически читать и записывать. Содержимое этого регистра используется для тестирования микросхемы. Пользователю не рекомендуется менять состояние никаких бит этого регистра от значений, которые они получили по умолчанию (после включения питания или сброса), иначе устройство не будет работать корректно. Если устройство вошло в один из своих тестовых режимов, то выдайте сигнал сброса ~RESET, или запишите 32 следующих друг за другом единичек, чтобы микросхема вышла из этого режима и вернула содержимое всех регистров с свое состояние по умолчанию после сброса/включения питания. Имейте в виду, что если микросхема была переведена в один из своих режимов тестирования, то нельзя прочитать обратно содержимое Test Register в зависимости от того тестового режима, в который перешло устройство.

Чтение и запись регистров. Все 12 регистров доступны через 3-проводный последовательный интерфейс. В результате адресация регистров осуществляется через операцию записи в самый верхний регистр Communications Register. Рис. 5 показывает алгоритм чтения из разных регистров микросхемы, где суммарно показана последовательность доступа и записываемые слова, чтобы осуществить доступ к каждому регистру. Рис. 6 показывает алгоритм записи разных регистров, где дается последовательность действий и слова, записываемые в AD7731.

AD7731 Flowchart Read fig05

Рис. 5. Чтение регистров AD7731.

Регистр Байт W (HEX) Байт Y (HEX) Байт Z (Hex)
Status Register 10 20 30
Data Register 11 21 30
Mode Register 12 22 30
Filter Register 13 N/A* N/A*
Offset Register 15 N/A* N/A*
Gain Register 16 N/A* N/A*

Примечание *: N/A означает Not Applicable (не применимо). Непрерывное чтение этих регистров не имеет смысла, так как их значения не поменяются, пока не будут принудительно изменены специальной операцией записи.

AD7731 Flowchart Write fig06

Рис. 6. Запись регистров AD7731.

Регистр Байт Q (HEX)
Communications Register 00
Data Register Регистр только для чтения
Mode Register 02
Filter Register 03
Offset Register 05
Gain Register 06
Test Register Пользователю не рекомендуется менять
содержимое этого регистра

[Общее описание калибровки]

AD7731 содержит несколько опций калибровки. Таблица XVI суммарно показывает типы калибровки, связанные с ней операции и их длительность. Есть 2 метода определения окончания калибровки. Первый заключается в опросе вывода ~RDY либо по прерыванию, либо в цикле. Второй метод заключается в программном опросе бита ~RDY в регистра Status Register. Этого можно достичь переводом микросхемы в режим непрерывного чтения Status Register, как только калибровка была инициирована. Вывод ~RDY и бит RDY перейдут в лог. 1 в момент начала калибровки, и возвратятся в лог. 0 по окончании подпрограммы калибровки. В течение этого времени биты MD2, MD1, MD0 регистра Mode Register возвратятся в состояние 000. Биты FAST и SKIP обрабатываются как 0 для последовательности калибровки, чтобы для подпрограмм калибровки использовался полный фильтр. Подробное описание см. в секции "Калибровка".

Таблица XVI. Операции калибровки.

Тип калибровки
MD2..MD0
Время до ~RDY Последовательность калибровки
 CHP=1  CHP=0
Internal Zero-Scale 100 22 x 1/Output Rate 24 x 1/Output Rate Калибровка осуществляется по замкнутому внутри входу с PGA, установленным на выбранный входной диапазон. Offset Calibration Register для выбранного канала обновится по окончании этой последовательности калибровки. Для полной самокалибровки этой калибровке должна предшествовать Internal Full-Scale калибровка. Для приложений, которые требуют калибровок Internal Zero-Scale и System Full Scale эта Internal Zero-Scale калибровка должна быть выполнена первой.
Internal Full-Scale 101 44 x 1/Output Rate 48 x 1/Output Rate Калибровка осуществляется по генерируемому внутри входному сигналу полной шкалы с PGA, установленным на выбранный входной диапазон. Gain Calibration Register для выбранного канала будет обновлен по окончании этой последовательности калибровки. Рекомендуется использовать внутренние full-scale калибровки на рабочем входе кроме диапазонов 20 mV и 40 mV, где оптимальные результаты будут достигнуты при калибровки на диапазоне 80 mV. За этой калибровкой должна идти Internal Zero-Scale или System Zero-Scale калибровка. This calibration should be followed by either an Internal Zero-Scale or System Zero-Scale calibration. Эта zero-scale калибровка должна быть выполнена на рабочем диапазоне входа.
System Zero-Scale 110 22 x 1/Output Rate 24 x 1/Output Rate Калибровка осуществляется по приложенному снаружи входному нулевому уровню с PGA, установленным на выбранный входной диапазон. Подразумевается, что поданное входное напряжение соответствует нулевому уровню для системы. Для полной системной калибровки эта System Zero-Scale калибровка должна быть выполнена первой. Для приложений, которые требуют System Zero-Scale и Internal Full Scale калибровок, этой калибровке должна предшествовать Internal Full-Scale калибровка. Offset Calibration Register выбранного канала будет обновлен по окончании этой последовательности калибровки.
System Full-Scale 111 22 x 1/Output Rate 24 x 1/Output Rate Калибровка осуществляется по поданному снаружи входному напряжению с PGA, установленным на выбранный входной диапазон. Подразумевается, что поданный входной уровень напряжения соответствует полной шкале системы. Этой калибровке должны предшествовать System Zero-Scale или Internal Zero-Scale калибровка. Gain Calibration Register для выбранного канала будет обновлен по окончанию этой последовательности калибровки.

[Описание схемы]

AD7731 работает по принципу преобразователя sigma-delta A/D, со встроенной в кристалл системой цифровой фильтрации, предназначенной для измерений в широком динамическом диапазоне низкочастотных сигналов, таких как тензодатчик, датчик давления, измерение температуры, системы промышленного контроля и управления. В микросхеме содержится sigma-delta (или работающий по принципу балансировки заряда) ADC, калибрующий микроконтроллер со встроенной в кристалл статической RAM, генератор тактов, цифровой фильтр и двунаправленный последовательный порт. Микросхема потребляет 13.5 мА от источника питания, и в режиме standby только 20 мкА. Для питания нужно только один источник +5V. Тактирование может поступать снаружи или осуществляться от встроенного генератора путем подключения кварцевого или керамического резонатора между выводами MCLK IN и MCLK OUT.

В микросхеме содержатся три дифференциальных аналоговых входа с программируемым усилением, которые можно переконфигурировать как 5 псевдодифференциальных входов. 7 доступных входных диапазона сигналов на всех каналах программируются через встроенные регистры. Однополярные дифференциальные диапазоны следующие работают от 0 mV .. +20 mV до 0 V .. +1.28 V, и дифференциальные биполярные диапазоны работают от ±20 mV до ±1.28 V.

Техника sigma-delta преобразования AD7731 реализует производительность 24 бита без кодов пропуска. Модулятор sigma-delta преобразует захваченный входной сигнал в последовательность цифровых импульсов, в скважности которых закодирована цифровая информация. Цифровой ФНЧ обрабатывает выходной сигнал sigmadelta модулятора и обновляет регистр данных со скоростью, которую можно запрограммировать через последовательный интерфейс. Выходные данные АЦП можно прочитать через последовательный интерфейс. Частота среза и скорость выдачи данных этого фильтра также программируется через регистры микросхемы. Шумовые характеристики и разрешающая способность P2P зависит от усиления и скорости выдачи данных, что показано в таблицах I .. IV.

Аналоговые входы имеют в микросхеме встроенный буфер, благодаря чему её можно подключить к источнику сигнала со значительным сопротивлением. Таким образом, если это необходимо, то на аналоговые входы можно подключить внешние фильтрующие RC-цепочки (для среза шума и снижения влияния радиочастотных помех). Диапазон напряжений общего режима для аналоговых входов может быть в пределах AGND + 1.2V и AVDD - 0.95V. Вход опорного напряжения также дифференциальный, и в общих режимах диапазон его напряжений находится в пределах AGND .. AVDD.

AD7731 содержит флаги аппаратных и программных событий и набор флагов состояния и сброса. Таблица XVII суммарно показывает блоки и флаги, на которые влияют разные события.

Таблица XVII. События сброса (Reset Events).

Событие Устанавливает регистры в состояние по умолчанию Биты Mode Сброс фильтра Выключение аналоговых схем Сброс SPI Установка ~RDI Установка ~STDY
Power-On Reset ДА 000 ДА ДА ДА ДА ДА
Сигнал ~RESET ДА 000 ДА нет ДА ДА ДА
Сигнал ~STANDBY нет без изменения ДА ДА нет ДА ДА
Запись 011 в Mode нет 011 ДА ДА нет ДА ДА
Сигнал ~SYNC нет без изменения ДА нет нет ДА ДА
Запись 000 в Mode нет 000 ДА нет нет ДА ДА
Преобразование или запись в Mode калибровки нет новое значение начальный сброс нет нет ДА ДА
Вдвигание 32 единичек нет без изменения нет нет ДА ДА ДА
Чтение Data Register нет без изменения нет нет нет ДА ДА

[Аналоговый вход]

Входные каналы. У AD7731 есть 6 ножек аналоговых входов (помеченные от AIN1 до AIN6), которые можно сконфигурировать либо как 3 полностью дифференциальных входных канала, либо как 5 псевдодифференциальных входных канала. Биты CH0, CH1 и CH2 Mode Register конфигурируют организацию входного канала и выбор канала, как это было показано в таблице XIII (см. описание Mode Register). Пары входов (либо дифференциальные, либо псевдодифференциальные) предоставляют входные каналы с программируемым усилением, которыми можно обрабатывать либо однополярные, либо биполярные входные сигналы. Следует отметить, что биполярные входные сигналы отсчитываются относительно входа AIN(–) пары выводов входа. Выводы AIN3 и AIN4 могут быть также переконфигурированы как два бита цифровых выходов, также управляемых через Mode Register.

Дифференциальный мультиплексор переключает один или два входных канала на встроенный буферный усилитель. Когда переключается аналоговый входной канал, выход ~RDY переходит в лог. 1 и должно пройти время установки до того, как достоверное слово данных для нового канала может быть прочитано из Data Register (показывается переходом ~RDY в лог. 0).

Буферы на входах. Выход мультиплексора передает сигнал на каскад буферного усилителя с большим входным сопротивлением. В результате аналоговые входы имеют большое входное сопротивление. Этот буферный усилитель имеет входной ток смещения 50 nA (CHP = 1) и 60 nA (CHP = 0). Этот ток втекает в каждую ножку пары аналогового входа. Ток смещения микросхемы определяется разностью между входными смещениями выводов входной пары. Этот ток смещения меньше 10 nA (CHP = 1) и 25 nA (CHP = 0). Большие входные сопротивления источника сигнала приводят к постоянному напряжению смещения, образующемуся на входном сопротивлении каждого вывода, но соответствующие сопротивления входных выводов уменьшают напряжение смещения, генерируемое входным током смещения.

Диапазоны уровней аналоговых входов. Диапазон абсолютного входного напряжения ограничен уровнями от AGND + 1.2V до AVDD – 0.95V, что также устанавливает ограничения для диапазона общего режима. Необходимо соблюдать осторожность в установке напряжения общего режима и диапазона входного напряжения, чтобы не превысить эти пределы, иначе снизится линейность измерения сигналов.

В некоторых приложениях диапазон входных сигналов может быть смещен либо около уровня земли системы, либо немного ниже этого уровня. В таких случаях вывод AGND AD7731 должен получить отрицательное смещение относительно системной земли, чтобы входное напряжение канала АЦП не опустилось ниже 1.2V относительно AGND. Следует обратить внимание, чтобы обеспечить гарантию, что разница между либо AVDD, либо DVDD и этим смещенным AGND не превышала 5.5V. Более подробно это обсуждается в секции "Практические применения".

Усилитель с программируемым коэффициентом усиления. Выход буферного усилителя поступает на вход встроенного усилителя с программируемым коэффициентом усиления (programmable gain amplifier, PGA). PGA может обработать 7 разных однополярных диапазона входных уровней и 7 биполярных диапазона. Когда бит HIREF Mode Register сброшен в лог. 0, и используется опорное напряжение +2.5V (или бит HIREF установлен в лог. 1 и используется опорное напряжение +5V), однополярные диапазоны составляют 0 mV .. +20 mV, 0 mV .. +40 mV, 0 mV .. +80 mV, 0 mV .. +160 mV, 0 mV .. +320 mV, 0 mV .. +640 mV и 0 V .. +1.28 V, а биполярные диапазоны ±20 mV, ±40 mV, ±80 mV, ±160 mV, ±320 mV, ±640 mV и ±1.28 V. Это номинальные диапазоны, которые могут появляться на входах встроенного PGA.

Биполярные/однополярные входы. Аналоговые входы AD7731 могут принимать либо однополярные, либо биполярные диапазоны входных напряжений. Биполярные входные диапазоны не означают, что микросхема может обработать на своих входах отрицательные напряжения относительно системной земли, за исключением случая, когда AGND также получил отрицательное смещение ниже системной земли. Однополярные и биполярные сигналы на входе AIN(+) измеряются по напряжению относительно входа AIN(–). Например, если на AIN(–) +2.5 V, и AD7731 сконфигурирован для диапазона аналоговых напряжений 0 mV .. +20 mV, то диапазон рабочих входных напряжений на AIN(+) будет +2.5 V .. +2.52 V. Если на AIN(–) +2.5 V, и AD7731 сконфигурирована на диапазон входных аналоговых сигналов ±1.28 V, то диапазон напряжений на входе AIN(+) будет +1.22 V .. +3.78 V (т. е. 2.5 V ±1.28 V).

Опция биполярный/однополярный выбирается битом B/U (сокращение от Bipolar/Unipolar) Mode Register. Это программирует выбранный канал на работу либо в биполярном, либо в однополярном режиме. Программирование этого режима никак не влияет на обработку входного аналогового сигнала, это только меняет кодирование выходных данных и точки передаточной функции, где происходит калибровка. Когда AD7731 сконфигурирована для однополярной работы, кодирование выхода реализовано натуральными (прямыми) двоичными числами, когда нулевое дифференциальное напряжение даст код 000...000, среднее в диапазоне напряжение даст код 100...000, и максимальное для диапазона напряжение даст код 111...111. Когда AD7731 сконфигурирована для биполярной работы, кодирование входного напряжения для самого большого отрицательного дифференциального напряжения даст код 000...000, нулевое дифференциальное напряжение даст код 100...000, и максимальное положительное напряжение даст код 111...111.

Проверочные токи. AD7731 содержит два генератора постоянного тока 100 nA, один дает ток вытекания от AVDD к AIN(+), и еще один ток втекания от AIN1(–) к AGND. Эти токи переключаются для выбранной пары аналоговых входов. Оба тока либо включены, либо выключены в зависимости от бита BO Mode Register. Эти токи можно использовать для проверки работоспособности входного датчика перед попыткой измерения на выбранном канале. Если токи включены, то они втекают в датчик, и измерение на входе даст зашкаливание по входу, что покажет отключение датчика от входа. Если измеренное напряжение будет 0V, то это покажет что датчик подключен. Во время нормальной работы эти токи выключаются записью лог. 0 в бит BO. Эти источники тока перекрывают нормальные абсолютные входные напряжения, заданные в спецификации.

[Вход опорного напряжения]

Входы опорного напряжения REF IN(+) и REF IN(–) предоставляют возможность подать дифференциальное опорное напряжение. Общий диапазон напряжений для этих входов находится между AGND и AVDD. Номинальное опорное напряжение VREF (REF IN(+) – REF IN(–)) составляет +2.5 V при бите HIREF = 0 и +5 V при HIREF = 1. Микросхема также функциональна с VREF = +2.5 V, когда бит HIREF = 1. В результате это уменьшит вдвое все входные диапазоны. Разрешающая способность в nV останется неизменной, но уменьшится на 1 бит для разрешающей способности P2P.

Оба входа опорного напряжения дают динамическую нагрузку с высоким входным сопротивлением. Типичный средний входной постоянный ток утечки в рабочем диапазоне температур составляет 4.5 mA при HIREF = 0 и 8 mA при HIREF = 1. Из-за того, что входное сопротивление каждого входа опорного напряжения динамическое, комбинации внешних комбинаций сопротивление/емкость может привести к ошибкам усиления микросхемы.

Параметры выходного шума, показанные в таблицах I .. IV, даны для 0V на аналоговом входе, и на них влияет шум опорного напряжения. Чтобы получить те же самые параметры, как показаны в таблицах шума, для полного диапазона входных сигналов, требуется добиться низкого шума опорного напряжения для AD7731. В приложениях, где возбуждающее напряжение датчика на аналоговом входе также дает опорное напряжение, эффект низкочастотного шума напряжения возбуждения будет удален, поскольку в этом приложении измеряется соотношение напряжений. В этом случае опорное напряжение AD7731 и напряжение возбуждения датчика одинаковое. Бит HIREF Mode Register должен быть установлен в лог. 1.

Если AD7731 не используется в приложении, где измеряется соотношение, то должен использоваться источник опорного напряжения с низким уровнем шума. Рекомендуемые источники опорного напряжения для AD7731 включают AD780, REF43 и REF192. Если используется любой из этих генераторов опорных напряжений, то бит HIREF должен быть сброшен в лог. 0. Обычная рекомендация - применить шунтирование конденсаторами выхода этих источников опорного напряжения, чтобы снизить уровень шума.

Детектирование опорного напряжения. В AD7731 встроена схема для определения наличия допустимого опорного напряжения, применяемого для измерений или калибровок. Если напряжение между выводами REF IN(+) и REF IN(–) снизится ниже 0.3 V или входы REF IN(+) или REF IN(–) будут не подключены, то AD7731 определит, что нет допустимого источника опорного напряжения. В этом случае бит NOREF Status Register установится в лог. 1.

Если AD7731 выполняет обычные измерения сигнала, и NOREF перейдет в лог. 1, то в Data Register будут записаны лог. 1 во все биты. Таким образом, нет необходимости постоянно проверять состояние бита NOREF при выполнении измерений. Такую проверку нужно сделать, если результат преобразования, прочитанный из Data Register, содержит все единички.

Если AD7731 выполняет калибровку либо смещение, либо усиления, и бит NOREF перешел в лог. 1, то обновление соответствующего регистра калибровки запрещено, чтобы предотвратить загрузку некорректных коэффициентов в этот регистр. Если пользователь обеспокоен проверкой, что присутствует допустимое опорное напряжение при выполнении калибровки, то нужно проверять состояние бита NOREF всякий раз после окончания цикла калибровки.

Модулятор SIGMA-DELTA. Сигма-дельта АЦП обычно состоит из двух основных блоков, аналогового модулятора и цифрового фильтра. В случае AD7731 аналоговый модулятор состоит из дифференциального усилителя, блока интегратора, компаратора и ЦАП обратной связи, что показано на рис. 7. Во время работы выборка аналогового сигнала поступает на дифференциальный усилитель вместе с выходом ЦАП обратной связи. Разность между этими двумя сигналами интегрируется и поступает на компаратор. Выход компаратора предоставляет входные данные на ЦАП обратной связи, так что система работает как петля обратной связи, которая пытается минимизировать дифференциальный сигнал. Цифровые данные, которые представляют аналоговое входное напряжение, содержатся в скважности и последовательности импульсов, появляющихся на выходе компаратора. Эта скважность данных может быть восстановлена как слово данных с помощью цифрового фильтра. Частота выборок петли модулятора в несколько раз выше полосы входного сигнала. Интегратор в модуляторе сглаживает шум квантования (который появляется при преобразовании сигнала из аналоговой формы в цифровую) так, чтобы шум был сдвинут к половине частоты модулятора. Затем цифровой фильтр ограничивает полосу к частоте, значительно ниже половины частоты модулятора. В результате 1-битный выход компаратора транслируется в ограниченный по полосе, малошумящий выход данных из AD7731.

AD7731 Sigma Delta Modulator Block Diagram fig07

Рис. 7. Блок-схема Sigma-Delta модулятора.

[Цифровая фильтрация]

Архитектура фильтра. Выход модулятора напрямую поступает на цифровой фильтр. Этот цифровой фильтр состоит из двух частей: первый каскад и второй каскад. Частота среза и скорость выдачи данных фильтра программируются. Первый каскад фильтра работает как ФНЧ с характеристикой sinc3 или (sinx/x)3, и его главная функция состоит в удалении шума квантования, который вводится модулятором. Второй каскад фильтра имеет 3 разных режима работы. Первая опция - когда сигнал на этом каскаде никак не обрабатывается (проходит напрямую), и фильтрация осуществляется только первым каскадом ФНЧ sinc3. Вторая опция предоставляет КИХ ФНЧ, фильтр с конечной импульсной характеристикой (22-tap FIR), обрабатывающий выход первого каскада фильтра. Третья опция разрешает режим FASTStep™. В этом режиме если была определена смена шага, то переключается входной канал, и второй каскад фильтра входит в режим, где выполняется переменное количество усреднений за некоторое время после смены шага, и затем фильтр второго каскада возвращается в режим FIR-фильтра.

AD7731 имеет два главных режима работы: chop mode (CHP = 1) и nonchop mode (CHP = 0). Когда режим чоппинга активен (CHP = 1) AD7731 меняет полярность своих входов и полярность сигнала, поступающего на первый каскад фильтра. При CHP = 0 полярность никогда не меняется.

Это специальная технология, обычно применяемая в сигма-дельта АЦП. Она позволяет устранить ошибку постоянного смещения, возникающую на различных каскадах усилителей. Принцип работы chopping заключается в быстром переключении как входов АЦП, так и выходного цифрового сигнала, поступающего на вход цифрового фильтра, который входит в состав сигма-дельта АЦП. В результате ошибка постоянного смещения полностью компенсируется.

Sigma Delta ADC chopping

Подробнее про принцип работы чоппинга см. апноут AN-609 [2] "Chopping on sigma-delta ADCs" на сайте Analog Devices.

Режим работы может быть изменен для достижения оптимальной производительности в различных приложениях. Бит CHP обычно должен быть установлен в 0, когда AD7731 используется с высокими скоростями выдачи данных, или в приложениях, где не имеет большое значение уровень смещения и chopping-частота может создавать проблему. Микросхема должна работать с CHP = 1, когда самым важным критерием в приложении являются снижение смещения, подавление шума и электромагнитных помех (EMI).

Скорость выдачи выходных данных AD7731 программируется битами SF Filter Register. При запрещенном чоппинге (CHP=0), скорость выдачи определяется формулой:

              fMOD
Output Rate = ----
               SF

Здесь SF это десятичный эквивалент данных, загруженных в биты SF, и fMOD это частота модулятора, равная 1/16 главной тактовой частоты.

При разрешенном чоппинге (CHP=1), скорость выдачи выходных данных определяется формулой:

               fMOD
Output Rate = ------
              3 * SF

Здесь SF это десятичный эквивалент данных, загруженных в биты SF, и fMOD это частота модулятора, равная 1/16 главной тактовой частоты.

Таким образом, при определенном слове SF скорость выдачи данных в 3 раза выше, когда CHP = 0, чем когда CHP = 1.

Разные варианты программирования каскадов и опций фильтра обсуждаются в последующих секциях.

Первый каскад фильтра, когда разрешен режим пропуска второго каскада. Когда разрешен режим SKIP, фильтрация осуществляется только на первом каскаде фильтра. Частотная характеристика (отклик) этого каскада показана на рис. 8. Отклик первого каскада подобен фильтру усреднения, но с более резким спадом. При CHP = 0 скорость выдачи данных на выходе фильтра соответствует первой кривой частотной характеристики фильтра. Таким образом, график рис. 8, где скорость выдачи выходных данных составляет 600 Гц (fCLK IN = 4.9152 МГц и SF = 512), первая кривая фильтра (горб АЧХ) заканчивается на частоте 600 Гц. При CHP = 1, график частотной характеристики будет такой же, но скорость выдачи будет в 3 раза меньше, и первая кривая на графике будет заканчиваться на 200 Гц. Горбы АЧХ этого sinc3-фильтра повторяются с частотой среза первого горба. Фильтр предоставляет уменьшение сигнала лучше 100 dB в спадах между горбами. Программирование разных частот среза битами SF0 – SF11 не меняет форму АЧХ фильтра; меняются только частоты спадов горбов АЧХ. Полоса частот со спадом –3 dB для обоих режимов Chop и Nonchop определяется по формуле:

       0.262 * fMOD
f3dB = ------------
           SF

Nonchop Mode с пропуском второго каскада ФНЧ (SKIP = 1, CHP = 0). При CHP = 0 чоппинг входа AD7731 запрещен, и любые смещения уровня в выборках сигнала, поступающих на первый каскад фильтра, будут иметь всегда одну и ту же полярность. Когда микросхема используется в режиме SKIP (пропуск второго каскада фильтра), пользователь может напрямую получить выходные данные AD7731. В этом режиме время первого вывода данных составляет 3 x 1/Output Rate (Output Rate это частота выдачи выходных данных). Таблица XVIII показывает время установки и последующую скорость выдачи данных для разных режимов.

AD7731 SKIP Mode Frequency Response fig08

Рис. 8. Частотная характеристика в режиме пропуска второго каскада фильтра (SKIP = 1, SF = 512, fCLK IN = 4.9152 МГц).

Chop Mode с пропуском второго каскада ФНЧ (SKIP = 1, CHP = 1). При CHP = 1 аппаратура AD7731 циклически меняет полярность входов АЦП, при этом постоянное смещение либо добавляется в обрабатываемый сигнал, либо вычитается из него. В результате, когда работа идет в режиме SKIP, у пользователя получается два следующих друг за другом выходных сигнала из AD7731, усреднением которых получается достоверный выходной сигнал с первого каскада фильтра. Хотя работа в этом режиме дает выгоду чоппинга без долгого времени установки фильтра 22-tap FIR, следует быть осторожным, когда входной сигнал близок к крайнему положительному или крайнему отрицательному уровню (близок к 0 в однополярном режиме). Поскольку коэффициенты калибровки сгенерированы для усредненного смещения, и не для индивидуальных смещений, присутствующих в каждой выборке, одна из двух выборок в паре может получить все единицы или все нули. Если это произошло, то была ошибка усредняющего чтения. В этом режиме время появления выхода составляет 1/Output Rate. Однако поскольку пользователю в действительности нужно две соседние выборки, чтобы вычислить корректный результат чоппинга, то время получения результата из двух усредняемых выборок составит 2 x 1/Output Rate. Таблица XVIII показывает время установки и последующую скорость выдачи данных для разных режимов. Если пользователь хочет получить выгоду чоппинга без долгой установки 22-tap FIR фильтра, рекомендуется использовать микросхему в режиме FASTStep™.

Второй каскад фильтра. Когда режим SKIP запрещен, в обработке сигнала участвует второй каскад. Этот второй каскад дает различные АЧХ в зависимости от бит CHP и FAST.

Обычный FIR без пропуска второго каскада ФНЧ (SKIP = 0). Нормальная работа второго каскада фильтра, когда он работает как 22-tap FIR ФНЧ. Второй каскад обрабатывает выход первого каскада, поэтому общий результат получается наложением АЧХ обоих фильтров, с гарантией отсутствия превышения сигнала.

Chop Mode без пропуска второго каскада ФНЧ (SKIP = 0, CHP = 1). Когда разрешен режим чоппинга и запрещен режим пропуска, фильтр второго каскада обрабатывает результат первого каскада. При этом выполняются две основные функции. Одна состоит в установке полной частотной характеристики, и вторая в устранении эффекта модулированного смещения, которое появляется на выходе первого каскада фильтра. В этом режиме время появления первого вывода составляет 22 x 1/Output Rate. Таблица XVIII показывает время установки и последующую скорость выдачи данных для разных режимов.

Рис. 9 показывает полную частотную характеристику AD7731, когда второй каскад фильтра установлен для нормальной работы FIR. Это АЧХ для разрешенного чоппинга, когда в биты SF записан двоичный эквивалент числа 512, и основная тактовая частота равна 4.9152 МГц. Ответ масштабируется пропорционально частоте главного тактового генератора, в данном примере показана АЧХ от постоянного тока до 100 Гц. Режекция на частотах 50 ± 1 Гц и 60 ± 1 Гц лучше 88 dB.

Спад –3 dB AD7731 при задействовании второго каскада фильтра в нормальном режиме FIR и разрешенном режиме чоппинга (CHP=1) определяется формулой:

       0.0395 * fMOD
f3dB = -------------
          3 * SF

В этом примере f3 dB = 7.9 Гц. Полоса пропускания с режекцией лучше 64.5 dB определяется по формуле:

        0.14 * fMOD
fSTOP = -----------
         3 * SF

В этом примере fSTOP = 28 Гц.

AD7731 Detailed Full Frequency Response fig09

Рис. 9. АЧХ AD7731, когда второй каскад работает в нормальном режиме FIR-фильтра (SKIP = 0, CHP = 1, SF = 512, fCLK IN = 4.9152 МГц).

Рис. 10 показывает АЧХ для тех же условий, что и на рис. 9, только АЧХ продолжена до 600 Гц. Здесь видно, что режекция на частотах, близких к 200 и 400 Гц, значительно ниже, чем на других частотах. Эти "пики" АЧХ получаются из-за чоппинга входа. Кривая рис. 10 это амплитуда для разных входных частот. Обратите внимание, что из-за того, что частота выдачи составляет 200 Гц, АЧХ искажается, и её характеристика состоит из зеркальных копий АЧХ от постоянного тока до половины частоты выдачи данных.

Из-за этого эффекта следует тщательно подбирать скорость выдачи данных, чтобы она соответствовала линейке рабочих частот приложения. Например, если рабочий диапазон 50 Гц, то не может быть выбрана частота выдачи 50 Гц, потому что это значительно снизит режекцию (50 Гц будет появляться как постоянная составляющая только с режекцией 6 dB). Однако выбор 60 Гц для скорости выдачи данных (SF = 1707) даст режекцию лучше 90 dB. Подобным образом, если линейная частота 60 Гц, рекомендуется выбрать скорость выдачи 50 Гц (SF = 2048).

AD7731 Expanded Full Frequency Response fig10

Рис. 10. Расширенная полная АЧХ AD7731 (SKIP = 0, CHP = 1, SF = 512, fCLK IN = 4.9152 МГц).

Также следует избегать кратных линейных частот, потому что гармоники частот выдачи не могут быть полностью срезаны. Программный выбор скорости выдачи позволяет пользователю бороться с этой проблемой. Альтернативой может быть использование микросхемы в nonchop-режиме.

Nonchop Mode (SKIP = 0, CHP = 0). Когда чоппинг отключен и пропуск второго каскада фильтра отключен, общую частотную характеристику дает только второй каскад фильтра. Рис. 11 показывает АЧХ AD7731, когда второй каскад установлен для нормальной работы FIR, чоппинг запрещен, в биты SF записан двоичный эквивалент числа 1536, и основная тактовая частота равна 4.9152 МГц. АЧХ аналогична рис. 9, когда слово SF в 3 раза больше на той же самой скорости выдачи данных 200 Гц. Здесь также АЧХ масштабируется пропорционально главной тактовой частоте. На рис. 10 показана полоса частот от постоянного тока до 100 Гц. Срез на частотах 50 ± 1 Гц и 60 Hz ± 1 Гц составляет лучше 88 dB.

Спад –3 dB для АЧХ второго фильтра, установленного на нормальный FIR-фильтр, с запрещенным чоппингом (CHP=0) определяется по формуле:

       0.039 * fMOD
f3dB = ------------
           SF

В этом примере полоса пропускания f3 dB = 7.8 Hz, и полоса среза с ослаблением более 64.5 dB определяется по формуле:

        0.14 * fMOD
fSTOP = -----------
            SF

В нашем случае fSTOP = 28 Hz.

AD7731 Detailed Full Frequency Response fig11

Рис. 11. АЧХ AD7731, когда второй каскад работает в нормальном режиме FIR-фильтра (SKIP = 0, CHP = 0, SF = 1536, fCLK IN = 4.9152 МГц).

Рис. 12 показывает АЧХ для тех же условий, продолженную до 600 Гц. Сравните эту АЧХ с АЧХ рис. 10. Самое большое отличие - отсутствие пиков на частотах 200 и 400 Гц. В результате интерференция этих частот будет эффективно устранена.

Таблица XVIII показывает время установки и последующую скорость выдачи данных для разных режимов.

AD7731 Expanded Full Frequency Response fig12

Рис. 12. Расширенная полная АЧХ AD7731 (SKIP = 0, CHP = 0, SF = 1536, fCLK IN = 4.9152 МГц).

FASTStep™ Mode (SKIP = 0, FAST = 1). Другой режим работы второго каскада фильтра - режим FASTStep™, позволяющий быстро опрашивать входы, даже когда задействован второй каскад фильтра. Режим FASTStep™ неуместен, когда разрешен режим SKIP. Режим FASTStep™ разрешается записью лог. 1 в бит FAST Filter Register. Если бит FAST = 0, то микросхема продолжает обрабатывать входы шага с нормальным FIR-фильтром, работающем на втором каскаде. Когда разрешен режим FASTStep™ (FAST = 1), фильтр второго каскада продолжит обрабатывать состояние готовности входов как обычный FIR-фильтр. Однако в этом режиме микросхема постоянно мониторит выход первого каскада фильтра, сравнивая его со вторым предыдущим выводом. Если разница между этими двумя выводами больше заранее заданного порога(1% от полной шкалы), то фильтр второго каскада переключается к простому вычислению усреднения. Это также происходит, когда меняются каналы, независимо от того насколько близко уровни напряжений у этих переключаемых каналов. Когда было определено изменение, бит STDY Status Register переходит в лог. 1.

Начальное количество усреднений в переходе к интегрированию либо 2 (чоппинг разрешен) или 1 (чоппинг запрещен). Количество усреднений будет удерживаться на этом значении, пока есть превышение порога. Как только порог больше не превышается (изменение на аналоговом входе установилось), увеличивается количество выборок, используемых в вычислении усреднения. Первая и вторая выборки фильтра первого каскада, где порог больше не превышается, вычисляется усреднением 2 выборок, затем 4 выборок, 8 выборок с усреднением 8 и 6 выборок с усреднением 16. В этот момент фильтр второго каскада возвращается обратно к нормальному режиму работы FIR. Когда второй каскад вернулся к нормальному FIR, бит STDY Status Register перейдет в лог. 0.

Рис. 13 показывает разные ответы на изменение входа при разрешенном и запрещенном режиме режиме FASTStep™. Вертикальная ось показывает установку выхода к изменению входа, в то время как горизонтальная ось показывает, сколько выборок участвует в установке. Положительное изменение на входе происходит во время совпадения с пятой выборкой.

AD7731 Step Response for FASTStep and Normal fig13

Рис. 13. Ответ на изменения для режимов FASTStep™ и нормального режима.

В режиме FASTStep™ микросхема устанавливается на новое значение намного быстрее. Например, при CHP = 1 режим FASTStep™ устанавливает свое значение в 2 выборки на выходе, в то время как нормальный режим приводит к установке выхода за 23 выборки. Между 2-й и 23-ей выборками режим FASTStep™ генерирует установленный результат с дополнительным шумом. Этот уровень шума начитается с уровня примерно в 3 раза выше конечного шума, соответствующего режиму FIR. Полное время установки, за которое микросхема возвращается обратно к указанному шуму, одинаковое для режима FASTStep™ и обычного режима. При переключении каналов профиль рис. 13 не будет виден. Поскольку микросхема синхронизирована, когда меняется канал, она не будет выдавать выход пока фильтр (либо FASTStep™, либо FIR) не установится. Таблица XVIII показывает достоинство ускоренной установки режима FASTStep™.

Как можно увидеть из таблицы XVIII, режим FASTStep™ дает индикацию намного раньше, куда перешел уровень выхода и какое на нем новое значение. Эта функция очень полезна при сканировании нескольких каналов, где пользователь не должен ждать времени установки фильтра FIR, чтобы увидеть изменение значения. В этом случае микросхема может быть установлена на CHP = 1, SKIP = 0 и FAST = 1. Это дает преимущество низкого дрейфа и лучшей стойкости к влиянию шума режима чоппинга. Когда имеет место смена каналов, микросхема входит в режим FASTStep™, и предоставляет выходные результаты за время 2 x 1/Output Rate.

Обратите внимание, что если установлен бит FAST, и микросхема работает в режиме одиночного преобразования, то AD7731 продолжит выдавать результаты, пока бит STDY не перейдет к лог. 0.

Таблица XVIII. Время появления первого и последующих выходов после смены канала. SF это значение бит SF в регистре фильтра (эти биты управляют Sample Frequency, т. е. частотой выборок), fMOD это частота модулятора.

SKIP CHP FAST Время до появления первой выходной выборки1 Время появления последующих выходных выборок
0 0 0 24 x SF/fMOD SF/fMOD
0 1 0 66 x SF/fMOD 3 x SF/fMOD
1 0 X2 3 x SF/fMOD SF/fMOD
1 1 X 3 x SF/fMOD 3 x SF/fMOD
0 0 1 3 x SF/fMOD SF/fMOD
0 1 1 6 x SF/fMOD 3 x SF/fMOD

Примечания:

1. Подразумевается, что измерения полностью стабилизировались.
2. Не имеет значения.

[Калибровка]

AD7731 предоставляет несколько опций калибровки, которые можно запрограммировать битами MD2, MD1 и MD0 Mode Register. Разница опций калибровки показана в секциях с описанием Mode Register и операций калибровки. Цикл калибровки может быть инициирован в любой момент путем записью этих бит Mode Register. Калибровка AD7731 устраняет ошибки смещения и усиления.

AD7731 дает пользователю доступ ко встроенным регистрам калибровки, позволяя внешнему управляющему микропроцессору прочитать коэффициенты калибровки из регистров микросхемы, и также записать в них свои коэффициенты калибровки чтобы вернуть микросхему к определенному состоянию (коэффициенты могут храниться в энергонезависимой памяти системы, например во FLASH или EEPROM). Это дает больше возможностей по управлению процедурой калибровки AD7731. Также это означает, что пользователь может путем сравнения сохраненных коэффициентов проверить корректность только что выполненной калибровки. Значения в регистрах калибровки имеют разрядность 24 бита. Дополнительно пользователем могут быть настроены охват и смещение микросхемы.

Внутри AD7731 эти коэффициенты нормализуются, перед тем как они будут применены для масштабирования слова, поступающего из цифрового фильтра. Регистр калибровки смещения содержит значение, которое при нормализации вычитается из всех результатов преобразования. Регистр калибровки усиления содержит значение, которое при нормализации умножается на все результаты преобразования. Коэффициент смещения вычитается из результата перед умножением на коэффициент усиления.

AD7731 предоставляет самокалибровку или калибровку с участием системы. Для осуществления полной калибровки на выбранном канале встроенный в микросхему микроконтроллер должен записать выход модулятора для двух разных входных условий. Это точки нуля (zero-scale) и полной шкалы (fullscale). Эти точки выводятся путем выполнения преобразования на разных входных напряжениях, предоставленных при калибровки для входа модулятора. Результат преобразования калибровки "zero-scale" сохраняется в Calibration Register соответствующего канала. Результат преобразования калибровки "full-scale" сохраняется в Gain Calibration Register соответствующего канала. Путем чтения этих значений микроконтроллер может вычислить смещение и усиление переходной функции вход-выход конвертера. Внутри себя микросхема использует разрешающую способность 33 бита, чтобы определить свой результат преобразования либо 16 бит, либо 24 бита.

Последовательность, с которой происходит калибровка zero-scale и full-scale, зависит от типа выполняемой калибровки full-scale. Внутренняя калибровка full-scale состоит из 2 шагов калибровки, при котором меняется значение Offset Calibration Register. Таким образом, пользователь должен выполнить калибровку zero-scale (либо внутреннюю, либо с участием системы) после внутренней full-scale калибровки, чтобы было корректным содержимое Offset Calibration Register. Когда используется системная full-scale калибровка, рекомендуется сначала выполнить zero-scale калибровку (либо внутреннюю, либо с участием системы).

Время калибровки одинаковое, независимо от того, установлен бит SKIP или нет. Причина в том, что бит SKIP игнорируется, и второй фильтр включается в цикл калибровки. Это делается для получения более точных коэффициентов калибровки. Если последующий рабочий режим работает с CHP = 0, то калибровку следует производить с CHP = 0, чтобы соответствовали друг другу коэффициент калибровки смещения и последующие смещения преобразований. Поскольку коэффициенты калибровки выводятся путем выполнения преобразования входного напряжения, точность калибровки может быть точной только в той степени, насколько хорош уровень шума, который микросхема предоставляет в нормальном режиме. Для оптимизации точности калибровки рекомендуется калибровать микросхему с самой низкой скоростью выдачи данных, когда уровень шума самый низкий. Коэффициенты, сгенерированные на любой скорости выдачи данных, будут допустимы для всех выбранных скоростей выдачи данных. Схема калибровки с минимальной скоростью выдачи данных означает, что калибровка займет больше времени.

Внутренняя калибровка нуля. Внутренняя калибровка zero-scale инициируется в AD7731 путем записи соответствующих значений (100) в биты MD2, MD1 и MD0 Mode Register. В этом режиме калибровки с однополярным диапазоном входа точка zero-scale используется в определении коэффициентов калибровки, когда входы дифференциальной пары замкнуты на микросхеме (например AIN[+] = AIN[–] = приложенное снаружи напряжение AIN[–]). PGA устанавливается на выбранное усиление (по битам RN2, RN1, RN0 Mode Register) для преобразований внутренней калибровки zero-scale.

Время калибровки зависит от бита CHP Filter Register. Когда CHP = 1, длительность составляет 22 x 1/Output Rate; при CHP = 0 длительность составляет 24 x 1/Output Rate. За это время биты MD2, MD1 и MD0 Mode Register вернутся в состояние 000 (Sync или Idle Mode для AD7731). Сигнал ~RDY перейдет в лог. 1, когда калибровка инициирована, и вернется к лог. 0, когда завершится. Обратите внимание, что в этот момент микросхема не выполнила преобразование; она просто выполнила zero-scale калибровку и обновила Offset Calibration Register для выбранного канала. Пользователь должен записать 001 или 010 в биты MD2, MD1, MD0 Mode Register, чтобы инициировать преобразование. Если ~RDY находился в лог. 0 перед (или перешел во время) записью команды калибровки в Mode Register, то может пройти до одного цикла модулятора (MCLK IN/16) перед тем, как ~RDY перейдет в лог. 1, показывая, что идет процесс калибровки. Таким образом, ~RDY нужно игнорировать в течение одного цикла модулятора после того, как последний бит команды калибровки будет записан в Mode Register.

Для двуполярных входных диапазонов в режиме внутренней zero-scale калибровки, последовательность почти такая же, как только что описанная. В этом случае точка zero-scale точно такая же, но поскольку микросхема сконфигурирована для биполярной работы, выходной код для нуля на дифференциальном входе будет 800000 в 24-битном режиме.

Внутренняя zero-scale калибровка должна быть выполнена как часть двухшаговой полной калибровки. Однако, как только выполнена полная калибровка, может быть выполнена дополнительные внутренние zero-scale калибровки, чтобы подстроить микросхему только к нулевой точке. Когда выполняется двухшаговая полная калибровка, следует внимательно отнестись к последовательности выполнения шагов. Если внутренняя zero-scale калибровка является одной из частей полной самокалибровки, то она должна быть осуществлена после внутренней full-scale калибровки. Если это происходит в связи с системной full-scale калибровкой, то внутренняя zero-scale калибровка должна выполняться первой.

Внутренняя Full-Scale калибровка. Эта калибровка инициируется записью 101 в биты MD2, MD1 и MD0 Mode Register. Точка полной шкалы используется для определения коэффициентов калибровки с генерируемым внутри микросхемы напряжением полной шкалы. Это напряжение полной шкалы берется из опорного напряжения AD7731, и PGA устанавливается на выбранное усиление (битами RN2, RN1, RN0 Mode Register), чтобы произошло преобразование внутренней full-scale калибровки.

Обычно внутренняя full-scale калибровка выполняется на требуемом рабочем выходном диапазоне. Когда рабочий входной диапазон 20 mV или 40 mV, то рекомендуется, чтобы внутренние full-scale калибровки были выполнены на входном диапазоне 80 mV.

Внутренняя full-scale калибровка состоит из последовательности двух шагов, которые запускаются при записи в AD7731 команды внутренней full-scale калибровки. Одна часть этой калибровки это zero-scale калибровка, и в результате содержимое Offset Calibration Register будет изменено при выполнении этой внутренней Full-Scale калибровки. Таким образом пользователь должен выполнить zero-scale калибровку (либо внутреннюю, либо системную) ПОСЛЕ того, как была произведена внутренняя full-scale калибровка. Это означает, что внутренние full-scale калибровки не могут быть выполнены отдельно.

Длительность этой калибровки зависит от бита CHP Filter Register. При CHP = 1 длительность 44 x 1/Output Rate; при CHP = 0 длительность 48 x 1/Output Rate. За это время биты MD2, MD1 и MD0 Mode Register вернутся в состояние 000 (Sync или Idle Mode для AD7731). Сигнал ~RDY перейдет в лог. 1, когда калибровка инициирована, и вернется к лог. 0, когда завершится. Обратите внимание, что в этот момент микросхема не выполнила преобразование. Пользователь должен записать 001 или 010 в биты MD2, MD1, MD0 Mode Register, чтобы инициировать преобразование. Если ~RDY находился в лог. 0 перед (или перешел во время) записью команды калибровки в Mode Register, то может пройти до одного цикла модулятора (MCLK IN/16) перед тем, как ~RDY перейдет в лог. 1, показывая, что идет процесс калибровки. Таким образом, ~RDY нужно игнорировать в течение одного цикла модулятора после того, как последний бит команды калибровки будет записан в Mode Register.

Системная Zero-Scale калибровка. Системная калибровка позволяет AD7731 компенсировать ошибки усиления и смещения как системы, так и внутренние ошибки самой микросхемы AD7731. Системная калибровка выполняет те же самые вычисления коэффициентов, что и самокалибровка, отличие только в том, что в качестве входных значений используются напряжения, присутствующие на внешних входах AIN для нулевой точки калибровки и для точки полной шкалы.

Системная zero-scale калибровка инициируется в AD7731 записью 110 в биты MD2, MD1 и MD0 Mode Register. В этом режиме калибровки с однополярным входным диапазоном точка нуля используется в определении коэффициентов калибровки нижнего окончания передаточной функции. Нулевое напряжение системы должно быть подано на входы AIN перед этим шагом калибровки, и должно оставаться стабильным на длительность процедуры zero-scale калибровки. PGA устанавливается на выбранное усиление (битами RN2, RN1, RN0 Mode Register) для этого преобразования системной zero-scale калибровки. Допустимый диапазон для системного напряжения zero-scale обсуждается в секции "Пределы охвата и смещения".

Длительность этой калибровки зависит от бита CHP Filter Register. При CHP = 1 длительность занимает 22 x 1/Output Rate; при CHP = 0, длительность 24 x 1/Output Rate. За это время биты MD2, MD1 и MD0 Mode Register вернутся в состояние 000 (Sync или Idle Mode для AD7731). Сигнал ~RDY перейдет в лог. 1, когда калибровка инициирована, и вернется к лог. 0, когда завершится. Обратите внимание, что в этот момент микросхема не выполнила преобразование; она просто выполнила zero-scale калибровку и обновила Offset Calibration Register для выбранного канала. Пользователь должен записать 001 или 010 в биты MD2, MD1, MD0 Mode Register, чтобы инициировать преобразование. Если ~RDY находился в лог. 0 перед (или перешел во время) записью команды калибровки в Mode Register, то может пройти до одного цикла модулятора (MCLK IN/16) перед тем, как ~RDY перейдет в лог. 1, показывая, что идет процесс калибровки. Таким образом, ~RDY нужно игнорировать в течение одного цикла модулятора после того, как последний бит команды калибровки будет записан в Mode Register.

Для биполярных входных диапазонов режима системной zero-scale калибровки последовательность будет такая же, как только что описана. В этом случае точка zero-scale соответствует средней точки передаточной функции AD7731.

Системная калибровка zero-scale должна быть выполнена как часть полной калибровки, состоящей из двух частей. Однако как только полная калибровка была выполнена, могут быть выполнены дополнительные zero-scale калибровки, чтобы подстроить систему только к точке нуля. Когда выполняется полная калибровка из 2 шагов, следует уделить внимание последовательности выполнения этих двух шагов. Если системная zero-scale калибровка является частью полной системной калибровки, то zero-scale калибровка должна быть выполнена перед системной full-scale калибровкой. Если это происходит в связи с внутренней full-scale калибровкой, то системная zero-scale калибровка выполняется после full-scale калибровки.

Системная калибровка Full-Scale. Эта калибровка инициируется в AD7731 путем записи 111 в биты MD2, MD1 и MD0 Mode Register. Системная full-scale калибровка выполняется с использованием положительного напряжения, соответствующего полной шкале АЦП. Это напряжение должно быть предварительно подано на вход перед началом такой калибровки и удерживаться постоянным в течение всего процесса калибровки. Системная full-scale калибровка выполняется на выбранном усилении (устанавливаемом битами RN2, RN1, RN0 Mode Register).

Время калибровки зависит от бита CHP Filter Register. При CHP = 1 длительность калибровки составляет 22 x 1/Output Rate; при CHP = 0 длительность 24 x 1/Output Rate. За это время биты MD2, MD1 и MD0 Mode Register вернутся в состояние 000 (Sync или Idle Mode для AD7731). Сигнал ~RDY перейдет в лог. 1, когда калибровка инициирована, и вернется к лог. 0, когда завершится. Обратите внимание, что в этот момент микросхема не выполнила преобразование; она просто выполнила full-scale калибровку и обновила Gain Calibration Register для выбранного канала. Пользователь должен записать 001 или 010 в биты MD2, MD1, MD0 Mode Register, чтобы инициировать преобразование. Если ~RDY находился в лог. 0 перед (или перешел во время) записью команды калибровки в Mode Register, то может пройти до одного цикла модулятора (MCLK IN/16) перед тем, как ~RDY перейдет в лог. 1, показывая, что идет процесс калибровки. Таким образом, ~RDY нужно игнорировать в течение одного цикла модулятора после того, как последний бит команды калибровки будет записан в Mode Register.

Системную full-scale калибровку нужно выполнить как одну из двух частей полной калибровки микросхемы. Однако как только выполнена полная калибровка, могут быть дополнительно отдельно выполнены full-scale калибровки, чтобы подстроить только точку калибровки усиления. Когда выполняется двухшаговая полная калибровка, следует обратить внимание на последовательность, в которой выполняются эти шаги. Системная full-scale калибровка не должна выполняться, пока микросхема не получит достоверные коэффициенты нулевой шкалы (zero-scale). Таким образом, внутренняя zero-scale calibration калибровка или системная zero-scale калибровка должна быть выполнена перед full-scale калибровкой, когда выполняется двухшаговая операция полной калибровки.

Пределы охвата и смещения. Всякий раз, когда используется режим системной калибровки, есть пределы на величину смещения и охвата, которые можно подстроить. Важнейшее требование в определении величины смещения и усиления, может быть подобрано микросхемой, определяется требованием, что положительный предел full-scale калибровки < = 1.05 x FS, где FS (Full Scale, полная шкала) это величины от 20 mV до 1.28 V, в зависимости от состояния бит RN2, RN1, RN0 Mode Register. Это позволяет входному диапазону превысить уровень на 5% больше номинального диапазона. Верхний предел аналогового модулятора AD7731 гарантирует, что микросхема все еще будет корректно работать на положительном напряжении полной шкалы около 5% выше номинала.

Диапазон входного охвата для обоих режимов - однополярного и биполярного - составляет минимум 0.8 x FS и максимум 2.1 x FS. Однако захват (который является разницей между нижним входным диапазоном и верхним входным диапазоном) следует учесть при ограничении положительного напряжения полной шкалы. Величина смещения, которая может быть подобрана, зависит от однополярного или биполярного используемого режима. И опять, смещение должно быть учтено при ограничении положительного напряжения полной шкалы. В однополярном режиме есть значительная гибкость в обработке отрицательных (по отношению к AIN[–]) смещений. В обоих однополярном и биполярном режимах диапазон положительных смещений, которые могут быть обработаны микросхемой, зависит от выбранного охвата. Таким образом, определение пределов для системных zero-scale и full-scale калибровок, пользователь должен гарантировать, что диапазон смещения плюс диапазон охвата не превышают 1.05 x FS. Это лучше рассмотреть на нескольких примерах.

Если микросхема используется в однополярном режиме с требуемым охватом 0.8 x FS, диапазон смещения системной калибровки может обрабатываться от –1.05 x FS до +0.25 x FS. Если микросхема используется в однополярном режиме с требуемым охватом FS, то диапазон смещения системной калибровки может быть обработан от –1.05 x FS до +0.05 x FS. Подобным образом, если микросхема используется в однополярном режиме, то нужно устранить смещение 0.2 x FS, то диапазон системной калибровки может обрабатывать 0.85 x FS.

Если микросхема используется в биполярном режиме с требуемым захватом ±0.4 x FS, то диапазон смещения системной калибровки может быть обработан от –0.65 x FS до +0.65 x FS. Если микросхема используется в биполярном режиме с требуемым захватом ±FS, то диапазон смещения системной калибровки может быть обработан от –0.05 x FS до +0.05 x FS. Подобным образом, если микросхема используется в биполярном режиме, и требуется устранить смещение ±0.2 x FS, то диапазон системной калибровки может обработать ±0.85 x FS. Рис. 14 суммарно показывает диапазоны охвата и смещения.

AD7731 Span and Offset Limits fig14

Рис. 14. Пределы Span и Offset.

Включение питания и калибровка. При включении питания AD7731 выполняет внутренний сброс, который устанавливает содержимое внутренних регистров в заранее известное состояние. Это значения по умолчанию, загружаемые во все регистры после включения питания или сброса. Значения по умолчанию содержат номинальные коэффициенты калибровки для регистров калибровки. Однако, чтобы гарантировать корректную калибровку микросхемы, после включения питания должна быть выполнена подпрограмма калибровки.

Рассеиваемая мощность питания и изменения температуры AD7731 низкие, и не требуется выдерживать время на прогрев перед выполнением начальной калибровки. Однако если используется внешнее опорное напряжение, это опорное напряжение должно стабилизироваться перед инициацией калибровки. По той же причине если тактовая частота для микросхемы генерируется от кварца или керамического резонатора через выводы MCLK, должно пройти требуемое время стабилизации частоты схемы генератора перед тем, как может начаться начальная калибровка микросхемы (см. ниже).

Дрейф параметров. AD7731 использует chopper-техники стабилизации, чтобы минимизировать дрейф смещения по входу. Инжекция заряда в аналоговом мультиплексоре или постоянные токи утечки на аналоговом входе это главные источники дрейфа постоянного смещения в микросхеме. Входной постоянный ток утечки изначально не зависит от выбранного усиления. Дрейф усиления в преобразователе главным образом зависит от температурных изменений емкости внутренних конденсаторов. На это не влияют токи утечки.

Когда микросхема работает в режиме чоппинга (CHP = 1), цепочка обработки сигнала включает чоппинг на выходе первого каскада цифрового фильтра. Этот чоппинг смещает общий дрейф смещения до уровня 5 nV/°C. При работе в режиме чоппинга рекомендуется калибровать AD7731 только после включения питания или сброса, чтобы достичь оптимальной коррекции смещения. Ошибки интегральной и дифференциальной нелинейности незначительно меняются при изменении температуры.

Следует также уделить внимание внешним эффектам дрейфа, чтобы достичь оптимальных параметров всей системы. Особенно по возможности следует избегать эффектов термопары при соединении разных материалов. Микросхему не следует помещать в сокет, когда оценивается температурный дрейф, не должно быть никаких лишних разнородных последовательных соединений на входе, когда входное напряжение поступает на входные выводы микросхемы. Реальный дрейф смещения самой AD7731 можно оценить тестами на изменение температуры, когда в тестовом режиме замкнуты входы друг на друга внутри микросхемы.

[Использование AD7731]

Тактирование и схема генератора. AD7731 требует на входе главной тактовой частоты, которая может поступать от внешнего источника с уровнями CMOS, подключенного к выводу MCLK IN (при этом вывод MCLK OUT остается не подключенным). Альтернативно может быть подключен кварц или керамический резонатор на нужную частоту между выводами MCLK IN и MCLK OUT. В этом случае работает встроенная схема генератора, предоставляя источник тактов для микросхемы. Частота выборок по входу, частота выборок модулятора, частота полосы пропускания по уровню –3 dB, скорость выдачи выходных данных и время калибровки - все это напрямую зависит от главной тактовой частоты, fCLK IN. Уменьшение главной тактовой частоты в 2 раза также наполовину снизят все перечисленные частоты и вдвое увеличат время калибровки.

На рис. 15 показано подключение кварцевого или керамического резонатора между выводами MCLK IN и MCLK OUT. Когда используется главная тактовая частота 4.9152 МГц, оба конденсатора C1 и C2 должны быть номинала 33 пФ.

AD7731 Crystal or Resonator Connections fig15

Рис. 15. Подключение кварцевого или керамического резонатора.

Примечание: собственная емкость выводов составляет 5 пФ для MCLK IN и 13 пФ для MCLK OUT.

Схема встроенного генератора имеет время запуска (start-up time), связанное с достижением корректной частоты и корректных уровней напряжения. Типовое время запуска составляет 6 мс при DVDD +5 V и 8 мс при DVDD +3 V.

Главная тактовая частота AD7731 появляется на выводе MCLK OUT микросхемы. Максимальная рекомендуемая нагрузка для этого выхода - один вывод входа CMOS. Когда используется кварцевый или керамический резонатор для генерации тактов AD7731, может потребоваться использовать эту частоту в качестве источника тактов для всей системы. В этом случае рекомендуется пропускать сигнал MCLK OUT через буфер CMOS перед передачей на остальную часть схемы.

Синхронизация системы. Вход ~SYNC позволяет сбрасывать модулятор и цифровой фильтр без влияния на настройку микросхемы. Это дает возможность пользователю начать захватывать выборки аналогового входа в известный момент времени, т. е. в момент нарастания уровня ~SYNC.

Если несколько AD7731 работает от общей главной тактовой частоты, они могут быть синхронизированы для одновременного обновления своих выходных регистров. Спад уровня входа ~SYNC сбрасывает цифровой фильтр и аналоговый модулятор, и переводит AD7731 в определенное, известное состояние. Пока вход ~SYNC удерживается в лог. 0, AD7731 остается в этом состоянии. По фронту нарастания уровня ~SYNC модулятор и фильтр выходят из этого состояния сброса, и на следующем перепаде тактового сигнала начнет захватывать входные выборки. В системе, использующей несколько AD7731, общий сигнал для их входов ~SYNC будет синхронизировать работу этих микросхем. Это обычно делалось бы после того, как каждая AD7731 выполнила свою калибровку, или когда в каждую AD7731 были загружены коэффициенты. Тогда обновление выхода будет максимально синхронизировано, когда отдельные AD7731 получают одинаковый тактовый сигнал на входе MCLK IN.

Одиночные преобразования. Вход ~SYNC может также использоваться как команда запуска преобразования, позволяя работать AD7731 в удобном режиме. При одиночном преобразовании фронт нарастания уровня ~SYNC запускает преобразование, и спад уровня на выходе ~RDY показывает, что преобразование завершено. Недостаток этой схемы в том, что нужно учитывать время установки состояния цифрового фильтра для каждого обновления регистра данных.

Запись 010 в биты MD2, MD1, MD0 Mode дает тот же эффект. Это инициирует одиночное преобразование на AD7731, с возвратом микросхемы в режим ожидания (idle mode) по окончании преобразования. При таком методе одиночного преобразования также нужно учитывать время установки состояния цифрового фильтра для каждого обновления регистра данных.

Имейте в виду, что если бит FAST установлен, и микросхема работает в режиме одиночного преобразования, то AD7731 продолжит выдавать выходные результаты, пока бит ~STDY не перейдет в лог. 0.

Вход сброса. Вход ~RESET AD7731 сбрасывает всю логику, цифровой фильтр, аналоговый модулятор и все внутренние регистры в свое состояние по умолчанию. ~RDY перейдет в лог. 1, и AD7731 игнорирует все попытки обмена данными с её регистрами, пока вход ~RESET удерживается в лог. 0. Когда вход ~RESET возвращается в лог. 1, AD7731 начинает обрабатывать данные, и ~RDY вернется в лог. 0 после того, как фильтр установит свое состояние, показывая, что в регистре данных находится новое достоверное слово оцифрованной выборки. Однако после полного сброса AD7731 работает со своими настройками по умолчанию, и нужно настроить все её регистры, а также выполнить калибровку.

Встроенный генератор AD7731 продолжает работать даже когда вход ~RESET в состоянии лог. 0. Сигнал главной тактовой частоты продолжает выходить через вывод MCLK OUT. Таким образом приложения, где системная тактовая частота получается от тактов AD7731, все еще будут нормально получать непрерывное тактирование во время команд сброса.

Режим приостановки (Standby Mode). Вход ~STANDBY AD7731 позволяет перевести микросхему в режим выключения питания, когда не нужно предоставлять результаты преобразований. Также микросхему можно перевести в standby mode записью 011 в биты MD2, MD1, MD0 Mode Register. В режиме приостановки AD7731 будет сохранять состояние всех своих внутренних регистров (включая Data Register). Данные все еще могут быть прочитаны в Standby Mode. Бит STBY Status Register показывает, в каком режиме находится микросхема standby или нормальный рабочий режим. Когда вход ~STANDBY переводится в лог. 1, микросхема возвращается к работе, к тому состоянию, в котором она была до того, как вход ~STANDBY перешел в лог. 0.

Вход ~STANDBY (или 011 в битах MD2, MD1, MD0) не влияет на цифровой интерфейс. Однако он установить бит и вывод ~RDY в лог. 1, и также установит в лог. 1 бит ~STDY. Когда ~STANDBY снова перейдет в лог. 1, ~RDY и ~STDY останутся в лог. 1, пока не перейдут в лог. 0 завершением конверсии или калибровки.

Перевод микросхемы в standby mode снижает общий ток потребления до примерно 10 мкА, когда микросхема работает от внешней тактовой частоты, и тактирование остановлено. Если внешнее тактирование в standby mode продолжается, то ток потребления в этом режиме увеличится до примерно 400 мкА. Если для формирования тактового сигнала используется кварцевый или керамический резонатор, то общий ток потребления в standby mode также составит 400 мкА. Причина в том, что узлы генератора тактов продолжают работать, когда микросхема находится в standby mode. Это важно для приложений, где системная тактовая частота предоставляется от сигнала тактов AD7731, потому что AD7731 генерирует непрерывный сигнал главной тактовой частоты и в режиме приостановки standby mode.

Цифровые выходы. У AD7731 есть две ножки, которые могут работать как цифровые выходы D0 и D1. Когда бит DEN Mode Register установлен в лог. 1, эти цифровые выходы управляются состоянием бит D0 и D1 Mode Register. Это дает пользователю доступ к двум ножкам цифровых портов, которыми можно управлять через последовательный интерфейс AD7731. Эти два выхода получают питания от AVDD, поэтому могут работать на уровнях 5V, даже когда питание DVDD = +3V.

Источники питания. Нет никакой специальной последовательности, в которой должно быть включено питание AD7731, любой из выводов AVDD и DVDD может быть подключен к питанию первым. Поскольку производительность по входам AD7731 очень хорошая, то важно, чтобы питание на AD7731 было подано перед сигналами REF IN, AIN или на логические входные выводы, чтобы не было чрезмерного втекающего тока через входы. Если это невозможно, то втекающий в эти выводы ток должен быть ограничен значением 30 мА на вывод и общий ток через все выводы не должен превышать 100 мА. Если для AD7731 и системы используются разные источники питания, то AD7731 должна первой получить питание. Если это нельзя гарантировать, до на логические входы микросхемы должны быть установлены последовательно резисторы для ограничения тока значением меньше 30 мА, и общий ток через выводы не должен превышать 100 мА.

Заземление и разводка. Поскольку аналоговые входы и входы опорного напряжения дифференциальные, большинство напряжений в аналоговом модуляторе общие. Чем лучше отфильтровано питание, тем меньше будет общих помех на этих входах. Аналоговое и цифровое питание AD7731 реализовано независимо, и подключено к отдельным выводам, чтобы можно было минимизировать взаимосвязь между аналоговой и цифровой секциями устройства. Цифровой фильтр будет предоставлять срезание широкополосного шума на источниках питания, кроме частот, кратных частоте выборок модулятора. Цифровой фильтр также удаляет шум из аналоговых входов и входов опорного напряжения, чтобы эти шумы не привели к насыщению аналогового модулятора. В результате AD7731 менее чувствительна к влиянию шумов, чем обычные АЦП высокого разрешения. Однако из-за высокой разрешающей способности AD7731 даже при низких уровнях шума следует особое внимание уделить качественной разводке печатной платы и заземлению.

Печатная плата, на которой установлена AD7731, должна быть разработана так, чтобы аналоговая и цифровая часть схемы были размещены на отдельных определенных частях платы. Это упрощает использование заливок меди шин земли (ground plane), которые могут быть легко отделены. Техника, когда вся свободная площадь платы залита шиной земли (minimum etch technique) обычно лучше всего подходит для заливок меди, так как дает самое лучшее экранирование от помех. Заливки меди цифровой и аналоговой земли должны быть разделены, и соединяться только в одной точке. Если только одна AD7731 требует соединения AGND и DGND, то заливки медью должны быть подключены на выводы AGND и DGND AD7731. Если AD7731 применена в системе, где несколько устройств требуют соединения AGND и DGND, то соединение все еще должно быть организовано только в одной точке, схема соединений земли должна иметь вид звезды, и эта точка соединения земель должна быть как можно ближе к AD7731.

Избегайте прокладки цифровых цепей сигналов под микросхемой, потому что они будут давать помехи на кристалл. Аналоговая земля должна быть проложена под AD7731, чтобы избежать наводок помех. Провода питания к AD7731 должны быть максимально широкие, чтобы предоставить пути низкого сопротивления для прохождения тока и уменьшить выбросы от импульсов потребления тока. Быстро переключающиеся сигналы наподобие тактов должны быть окружены цифровой землей, чтобы уменьшить шум излучения, наводки которого попадут на другие секции платы, и цепи тактовых сигналов не должны проходить рядом с аналоговыми входами. Избегайте пересечений цифровых и аналоговых сигналов. Проводники на противоположных сторонах платы должны проходить под прямым углом друг к другу. Это снизит эффекты перекрестных помех через плату. Техника окружения сигналов землей (microstrip technique) лучше всего подходит для снижения помех, однако её далеко не всегда можно реализовать на двухсторонней плате. С этой техникой сторона установки компонентов выделяется исключительно под заливки земли (иногда и питания), и все сигналы прокладываются только на обратной стороне (так называемой стороне пайки штыревых компонентов).

Хорошая развязка по питанию важна при использовании АЦП высокого разрешения. Все аналоговые цепи питания должны быть развязаны на AGND танталовыми конденсаторами 10 мкФ, к которым параллельно подключены керамические конденсаторы 0.1 мкФ. Чтобы лучше всего работали эти развязывающие компоненты, они должны быть размещены как можно ближе к микросхеме, идеально сразу возле её корпуса. Питание всех микросхем логики должно быть развязано керамическими конденсаторами 0.1 мкФ на шину DGND. В системах, где для питания используется общая шина земли для AVDD и DVDD AD7731, рекомендуется, чтобы система питалась от AVDD. Должны быть отдельные развязывающие конденсаторы между AVDD и AGND выводами и DVDD и DGND выводами AD7731.

Рекомендуемую разводку платы для AD7731 можно посмотреть на оценочной плате AD7731. Вместе с ней поставляются документация, программное обеспечения для управления платой через порт принтера PC и программное обеспечение PC для оценки работы AD7731. Оценочная плата имеет номер для заказа EVAL-AD7731EB.

Уровни шума, попадающие на сигналы AD7731, также могут влиять на производительность микросхемы. AD7731 позволяет применить технику для оценки её реальной производительности, независимо от аналогового входного сигнала. Эта схема должна использоваться после проведения калибровки.

Первый метод состоит в выборе входного канала AIN6/AIN6, тогда дифференциальные входы будут замкнуты друг на друга внутри AD7731, и будет подано нулевое дифференциальное напряжение на аналоговый модулятор. Снаружи устройства на вход AIN6 должно быть подано напряжение, находящееся по уровню в допустимом диапазоне микросхемы.

Программное обеспечение для оценочной платы позволит пользователю увидеть уровень шума в битах или nV. После того, как пользователь установит, что качество по уровню шума для этого режима удовлетворительное, может быть подано внешнее входное напряжение на устройство, чтобы организовать прохождение сигнала по всей цепочке.

[Последовательный интерфейс]

Программируемые функции AD7731 управляются через набор её встроенных регистров. Доступ к этим регистрам осуществляется через последовательный интерфейс микросхемы. После включения питания или сигнала сброса от ~RESET, микросхема ожидает записи в свой Communications Register. Данные, записанные в этот регистр, определяют, какая следующая операция будет происходить с микросхемой - чтение или запись, и также определяет, какой регистр будет читаться или записываться. Таким образом, доступ на запись в один из управляющих регистров микросхемы начинается с операции записи в Communications Register, за которой идет запись в выбранный регистр. Чтение из регистров микросхемы может быть одиночное, или непрерывное продолжительное. Одиночное чтение из регистра состоит из записи в Communications Register RW1 = 0 и RW0 = 1, за которой идет чтение из выбранного регистра. Чтобы выполнить повторяющиеся чтения из регистра, выполните запись в Communications Register RW1 = 1 и RW0 = 0, чтобы перевести микросхему в режим непрерывного чтения (continuous read mode). Указанный регистр затем может быть прочитан непрерывно до тех пор, пока не будет произведена запись в Communications Register RW1 = 1 и RW0 = 1, которая выведет микросхему из режима постоянного чтения. Когда работа идет в режиме постоянного чтения, микросхема постоянно мониторит сигнал DIN. Поэтому DIN должен быть постоянно в лог. 0, чтобы микросхема оставалась в режиме постоянного чтения. Рис. 5 и 6, показанные ранее, демонстрируют корректные диаграммы сигналов для чтения и записи регистров AD7731.

Последовательный интерфейс AD7731 состоит из 5 сигналов: ~CS, SCLK, DIN, DOUT и ~RDY. Сигнал DIN используется для передачи данных в регистры микросхемы, в то время как сигнал DOUT используется для доступа к данным в этих регистрах. SCLK это тактовый вход, по перепадам уровня которого осуществляются все перемещения данных (через DIN или DOUT).

Операция записи. Перемещение данных в микросхему происходит через её входной регистр сдвига. По завершению операции записи данные передаются в указанный регистр. Это внутреннее перемещение данных не произойдет, пока не будет передано корректное количество бит в регистр сдвига для указанного регистра. Например, передача данных из входного регистра сдвига произойдет после 8 перепадов тактов для записи DAC Register, в то время как передача данных из входного регистра сдвига осуществится через 24 перепада тактов при записи в Filter Register. Рис. 16 показывает диаграмму времени для операции записи во входной регистр сдвига AD7731. Когда на вход POL подана лог. 1, данные защелкиваются во входной регистр сдвига по фронту нарастания уровня SCLK. Когда на входе POL лог. 0, данные защелкиваются во входной регистр сдвига по спаду уровня SCLK.

Рис. 16 также показывает использование входа ~CS для декодирования операции записи в AD7731. Однако этот вход ~CS может использоваться разными способами. Есть возможность работать в 3-проводном режиме, когда ~CS постоянно притянут к лог. 0. В этом случае сигнал SCLK должен удерживаться в лог. 1 между передачами данных, когда на входе POL присутствует лог. 1, и должен SCLK должен удерживаться в паузах передач в лог. 0, когда на входе POL лог. 0. Для POL = 1 первый спад уровня SCLK выдвигает бит данных из внешнего микроконтроллера на входной сигнал DIN AD7731. Затем он защелкивается во входной регистр сдвига по следующему фронту нарастания уровня SCLK. Для POL = 0 при первом положительном тактовом перепаде SCLK данные переходят из микроконтроллера на сигнал DIN AD7731. Затем они защелкиваются во входной регистр сдвига по следующему спаду уровня SCLK.

AD7731 Write Cycle Timing Diagram fig16

Рис. 16. Диаграмма сигналов при записи.

Других приложениях с применением микроконтроллера, когда требуется декодирование доступа к AD7731, сигнал ~CS может генерироваться ножкой порта внешнего микроконтроллера. В этом случае ~CS был бы установлен в лог. 0 до первого спада SCLK (POL = 1) или первого нарастания уровня SCLK (POL = 0). Тактирование каждого бита данных будет осуществляться так же,, как было только что описано.

В приложениях DSP сигнал SCLK обычно генерируется непрерывно. В этих приложениях входной сигнал ~CS для AD7731 генерируется из сигнала синхронизации фрейма DSP. Для процессоров, где фронт нарастания 0 -> 1 сигнала SCLK является активным перепадом, на вход POL должна быть подана лог. 1. Для процессоров, где спад 1 -> 0 сигнала SCLK является активным перепадом, вход POL должен быть подтянут к лог. 0. В этих приложениях первый перепад SCLK после перехода ~CS в лог. 0 будет активным перепадом. Старший бит данных (MSB), который должен быть вдвинут в AD7731, должен быть установлен до появления этого активного перепада.

Операция чтения. Чтение данных из микросхемы осуществляется через выходной регистр сдвига. При инициации операции чтения данные передаются из указанного регистра в выходной регистр сдвига, эта операция выполняется прозрачно для пользователя. Рис. 16 показывает диаграмму времени для операции чтения из выходного регистра сдвига AD7731. Когда на вход POL подана лог. 1, данные выдвигаются из регистра выходного сдвига по спаду уровня SCLK. Когда на вход POL подан лог. 0, данные выдвигаются из выходного регистра сдвига по фронту нарастания уровня SCLK.

Рис. 17 также показывает использование входа ~CS для декодирования операции чтения AD7731. Однако этот вход ~CS может использоваться разными способами. Можно работать с микросхемой в трехпроводном режиме, когда вход ~CS притянут к лог. 0 постоянно. В этом случае ножка SCLK в паузах между перемещениями данных должна удерживаться в лог. 1, когда на входе POL лог. 1, и наоборот, когда на входе POL лог. 0, то SCLK в паузах должна удерживаться в лог. 0. Для POL = 1 первый спад уровня SCLK выводит на сигнал DOUT данные из выходного регистра сдвига AD7731. Затем эти данные защелкиваются во внешний микроконтроллер по следующему нарастанию уровня SCLK. Для POL = 0 первым тактовым перепадом SCLK, который выводит данные из AD7731 на сигнал DOUT, будет фронт фронт нарастания. Данные будут вдвигаться в микроконтроллер по следующему спаду уровня SCLK.

AD7731 Read Cycle Timing Diagram fig17

Рис. 17. Диаграмма сигналов чтения.

В других приложениях с использованием микроконтроллеров, где нужно декодировать доступ к AD7731 (когда к примеру, к последовательному порту SPI подключено несколько починенных устройств, одним из которых является АЦП AD7731), ~CS может генерироваться ножкой порта общего назначения (GPIO). В этом случае ~CS должен перейти в лог. 0 перед первым спадом уровня SCLK при POL = 1 или первым нарастанием уровня SCLK при POL = 0. Тактирование каждого бита осуществляется так же, как только что было описано.

В приложениях DSP сигнал SCLK обычно генерируется непрерывно. В этих приложениях входной сигнал ~CS для AD7731 генерируется из сигнала синхронизации фрейма DSP. В этих приложениях первый перепад SCLK после перехода ~CS в лог. 0 должен быть активным перепадом. Старший бит данных (MSB) для ввода в микроконтроллер должен быть установлен до того, как появится этот активный перепад. В отличие от приложений с микроконтроллерам, DSP не предоставляет перепад тактов для MSB, выводимого из AD7731. В этом случае ~CS AD7731 помещает MSB на сигнал DOUT. Для процессоров, где фронт нарастания уровня SCLK является активным перепадом, на вход POL должна быть подана лог. 1. В этом случае микроконтроллер получает данные по нарастанию уровня. Если ~CS переходит в лог. 0, когда на SCLK лог. 0, то MSB выдвигается на сигнал DOUT от ~CS. Последующие биты данных выдвигаются по спаду уровня SCLK. Для процессоров, где спад уровня SCLK является активным перепадом, на вход POL должен быть подан лог. 0. В этом случае микроконтроллер получает данные по спаду уровня. Если ~CS перешел в лог. 0, когда на SCLK лог. 1, то MSB выдвигается на сигнал DOUT от ~CS. Последующие биты данных выдвигаются по фронту нарастания SCLK.

Сигнал ~RDY используется как информация о состоянии готовности оцифрованных данных - когда они могут быть прочитаны из регистра данных AD7731. ~RDY переходит в лог. 0, когда в регистре данных доступно новое слово данных. ~RDY переходит обратно в лог. 1, когда завершена операция чтения из регистра данных. Также ~RDY переходит в лог. 1 перед обновлением регистра данных, чтобы показать, когда нельзя делать инициацию чтения регистра данных. Это гарантирует, что перенос информации из регистра данных в регистр сдвига не произойдет в момент обновления регистра данных. Может произойти двойное чтение одних и тех же данных из выходного регистра даже тогда, когда ~RDY возвращается в лог. 1 после первой операции чтения. Однако следует соблюдать осторожность для гарантии, что операция чтения не инициируется в тот момент, когда должно произойти следующее обновление данных.

Для систем с одной линией данных сигналы DIN и DOUT AD7731 могут быть соединены друг с другом. Но в этом случае нельзя перевести AD7731 в режим постоянного чтения,  поскольку AD7731 мониторит DIN во время выдачи данных через DOUT, в результате нельзя вывести AD7731 из режима непрерывного чтения.

[Примеры конфигурирования AD7731]

Рис. 5 и 6 показывают алгоритм для чтения и записи регистров. Таблица XIX и XX показывают псевдокод для некоторых чаще всего используемых алгоритмов. Требуемые рабочие условия диктуют значения, которые должны быть записаны в регистры режима (Mode Register) и фильтра (Filter Register). Значения, приведенные здесь, можно использовать только в качестве примера.

Таблица XIX. Псевдокод алгоритма инициации самокалибровки после включения питания / сброса.

Write 03 Hex to Serial Port*     /* Запись в Communications Register, которая установит
                                    следующую операцию на запись в Filter Register */
Write 1332 Hex to Serial Port*   /* Запись в Filter Register, устанавливающая частоту
                                    выборок на выходе 1 кГц, чоппинг выключен */
Write 02 Hex to Serial Port      /* Запись в Communications Register, которая установит
                                    следующую операцию на запись в Mode Register */
Write B174 Hex to Serial Port    /* Запись в Mode Register, инициирующая внутреннюю
                                    Full-Scale калибровку для входного диапазона
                                    0V .. +1.28V на дифференциальной паре входов AIN1/AIN2 */
Wait for ~RDY Low                /* Ожидание, когда вывод ~RDY перейдет в лог. 0,
                                    показывая окончание процесса калибровки */
Write 02 Hex to Serial Port      /* Запись в Communications Register, которая установит
                                    следующую операцию на запись в Mode Register */
Write 9174 Hex to Serial Port    /* Запись в Mode Register, инициирующая внутреннюю
                                    Zero-Scale калибровку для входного диапазона
                                    0V .. +1.28V */
Wait for ~RDY Low                /* Ожидание, когда вывод ~RDY перейдет в лог. 0,
                                    показывая окончание процесса калибровки */
/* Теперь микросхема АЦП AD7731 выполнила калибровку и находится
   в режиме ожидания. */

Примечание *: эта операция не нужна, если значения по умолчанию в регистре фильтра подходят для использовании в приложении.

Таблица XX. Псевдокод алгоритма для последовательного сканирования трех полноценных дифференциальных каналов AD7731.

CHANNEL = 4 Hex                  /* Установка переменной CHANNEL*/
CH_LOOP:
MODE = 2177 Hex                  /* Установка переменной MODE */
MODE = MODE AND CHANNEL          /* Логическое И над обоими переменными */
Write 02 Hex to Serial Port      /* Запись в Communications Register, которая установит
                                    следующую операцию на запись в Mode Register */
Write MODE to Serial Port        /* Запись в Mode Register, устанавливающая режим
                                    непрерывных измерений (Continuous Conversion Mode)
                                    для входного диапазона 0V .. +1.28V на канале,
                                    определяемом переменной CHANNEL */
Wait for ~RDY Low                /* Ожидание, когда вывод ~RDY перейдет в лог. 0,
                                    показывая появление новых данных преобразования */
Write 11 Hex to Serial Port      /* Запись в Communications Register, которая установит
                                    следующую операцию на чтение из Data Register */
Read 24-Bit Data From Serial Port/* Чтение результата преобразования из регистра
                                    данных (Data Register) AD7731 */
Increment CHANNEL                /* Инкремент адреса канала */
If CHANNEL = 7Hex Then Set CHANNEL = 4 Hex /* Сброс адреса канала */
Loop to CH_LOOP

[Подключение к микроконтроллеру]

У микросхемы АЦП AD7731 имеется гибкий последовательный интерфейс, позволяющий легко подключить её к большинство MCU и DSP. Псевдокод из таблиц XVIII и XIX показывают типовые последовательности для подключения микроконтроллера к AD7731. Рис. 18, 19 и 20 показывают некоторые типовые схемы подключения.

Последовательный интерфейс AD7731 может работать только по 3 проводам, совместимо с протоколами обмена интерфейса SPI [3]. Этот трехпроводный режим работы идеально подходит для изолированных систем, где в системе требуется иметь минимальное количество сигналов, которые нужно снабжать гальванической развязкой оптронами.

Длина регистров AD7731 меняется, она может быть 8, 16 и 24. 8-битный последовательный порт SPI большинства микроконтроллеров может обрабатывать обмен данными с любыми этими регистрами за одну, две или три 8-битные передачи. Процессоры DSP и микропроцессоры обычно передают 16 бит данных за одну операцию последовательного обмена. Для таких процессоров, как ADSP-2105, есть возможность программировать количество тактов в последовательной передаче. Это позволит пользователю ограничить количество бит в любой передаче так, чтобы оно совпадало с длиной требуемого регистра AD7731. В любом случае запись 32 бит данных в 24-битный регистр не вызовет проблему, если последние 8 бит слова будут установлены в лог. 1. Это потому, что микросхема вернется к регистру обмена (Communications Register) после операции записи.

Интерфейс между AD7731 и 68HC11. Рис. 18 показывает подключение AD7731 к микроконтроллеру 68HC11. Диаграмма показывает минимальный интерфейс (3 сигнальных линии), когда ~CS AD7731 жестко замкнут на лог. 0. В этой схеме бит RDY в регистре статуса (Status Register) мониторится, чтобы определить, когда обновился регистр данных (Data Register). При альтернативной схеме, когда увеличивается количество сигналов до четырех, мониторится сигнал на выходе ~RDY AD7731. Этот мониторинг можно делать двумя способами. По первому способу ~RDY можно подключить к одному из разрядов портов 68HC11 (такому как PC0), сконфигурированному как вход. Тогда этот бит должен программно опрашиваться, чтобы определить его переход в лог. 0, что сигнализирует о готовности данных. По второму способу ~RDY используется как сигнал подачи прерывания, тогда он должен быть подключен ко входу IRQ 68HC11. Для интерфейсов, где требуется управление входом ~CS AD7731, можно использовать один из битов порта 68HC11 (такой как PC1), сконфигурированный как выход, для подачи сигнала выборки на вход ~CS.

68HC11 сконфигурирован в режиме master, когда бит CPOL установлен в лог. 0, и бит CPHA установлен в лог. 1. Когда 68HC11 сконфигурирован по такой схеме, сигнал SCLK в паузах между передачами находится в состоянии лог. 0. Таким образом, вход POL AD7731 должен быть напрямую замкнут на лог. 0. Для систем, где желательна обратная логика с лог. 1 на SCLK в режиме ожидания, бит CPOL 68HC11 должен быть установлен в лог. 1, и вход POL AD7731 должен быть постоянно подтянут к лог. 1.

AD7731 не может работать в режиме полного дуплекса, как позволяет делать SPI. Если AD7731 сконфигурирована для операции записи, то на DATA OUT данные не появляются, даже когда вход SCLK активен. Однако, когда AD7731 сконфигурирована для непрерывного чтения, то данные, представленные на DATA IN, мониторятся для определения, когда нужно выйти из режима непрерывного чтения.

AD7731 68HC11 Interface fig18

Рис. 18. Интерфейс между AD7731 и 68HC11.

Интерфейс между AD7731 и 8051. Рис. 19 показывает подключение AD7731 к микроконтроллеру 8XC51. Показана минимальная схема соединений, когда ~CS навсегда притянут к лог. 0. В случае интерфейса с 8XC51 количество соединительных проводов может быть только 2. По такой схеме бит ~RDY в Status Register непрерывно опрашивается, чтобы определить момент обновления Data Register. В альтернативной схеме, когда количество сигналов увеличивается до трех, осуществляется мониторинг выхода ~RDY AD7731. Мониторинг сигнала ~RDY может быть осуществлен двумя способами - постоянным опросом и по прерыванию. При первом способе ~RDY может быть подключен к любой ножке порта GPIO 8XC51 (такого как P1.0) который сконфигурирован как вход. Второй способ использует систему прерываний, тогда ~RDY должен быть подключен ко входу INT0 или INT1 8XC51. Для интерфейсов, требующих правления входом ~CS AD7731, один разряд порта GPIO 8XC51 (такой как P1.1), должен быть запрограммирован как выход и подключен ко входу ~CS AD7731 для управления её выборкой.

8XC51 конфигурируется в Mode 0 последовательного интерфейса. Этот последовательный интерфейс использует один сигнал данных. В результате выводы DATA OUT и DATA IN AD7731 должны быть соединены друг с другом. Это означает, что AD7731 не должен конфигурироваться для операции чтения, когда реализовано такое подключение к 8XC51. Тактовый сигнал 8XC51 в паузах передач находится в лог. 1, поэтому на вход POL AD7731 постоянно должна быть подана лог. 1. 8XC51 выводит данные младшим битом (LSB) вперед, в то время как AD7731 ожидает обратную последовательность бит, когда старший бит (MSB) посылается первым. Поэтому биты данных должны быть предварительно переставлены, перед их записью в выходной регистр последовательного порта. Подобную операцию нужно провести и с читаемыми из AD7731 данными, потому что она выводит первым бит MSB, а 8XC51 ожидает первым бит LSB.

AD7731 8XC51 Interface fig19

Рис. 19. Интерфейс между AD7731 и 8XC51.

Интерфейс между AD7731 и ADSP-2103/ADSP-2105. Рис. 20 показывает подключение между AD7731 и DSP-процессором ADSP-2105. Бит ~RDY в Status Register постоянно мониторится для определения момента обновления данных в Data Register. Альтернативная схема использует систему прерываний, когда выход ~RDY подключается, к примеру, ко входу ~IRQ2 ADSP-2105. Выводы ~RFS и ~TFS конфигурируются у ADSP-2105 как выходы с активным лог. 0, и сигнал тактов SCLK также конфигурируется как выход. Вход POL AD7731 накоротко соединяется с лог. 0. Из-за того, что SCLK из ADSP-2105 поступает непрерывно, ~CS AD7731 должен использоваться для разрешения действия тактов. Перед началом передачи ~CS должен быть переведен в лог. 0, и по завершению передачи ~CS должен быть переведен обратно в лог. 1. Сигнал ~CS для AD7731 становится активным, когда становится активным либо выход ~RFS, либо выход ~TFS ADSP-2105. Частота тактов SCLK ADSP-2105 должна быть ограничена 3 МГц, чтобы гарантировать корректное функционирование AD7731.

AD7731 ADSP 2105 Interface fig20

Рис. 20. Интерфейс между AD7731 и ADSP-2105.

[Практические применения]

Встроенный в AD7731 усилитель с программируемым коэффициентом усиления (PGA) позволяет обрабатывать аналоговые входные сигналы в диапазоне от 20 mV до 1.28 V. Это делает AD7731 подходящим выбором для широкого спектра применений. Можно снимать сигнал напрямую с датчика, без применения дополнительных схем. В последующих секциях обсуждаются некоторые из таких приложений.

AD7731 обрабатывает как однополярные, так и однополярные сигналы. Во многих случаях приложение использует один источник питания и биполярные входы, смещенные по определенному уровню, подходящему под рабочий диапазон AD7731. Однако некоторые приложения требуют большей гибкости в обработке действительно биполярных входов. Рис. 25 показывает, как конфигурировать AD7731, чтобы обрабатывать такой тип сигнала.

Следует заметить, что приложения с мультиплексорами, где по входу происходит перенапряжение (уровень либо больше AVDD + 0.3V или меньше AGND – 0.3V), может быть так, что не выбранный канал влияет на результат преобразования выбранного канала. Схема системы должна гарантировать, что входное напряжение на всех каналах, где входы могут быть не подключены, или когда происходит неисправность, находится в указанных выше пределах.

В AD7731 реализованы разные режимы, предназначенные для достижения оптимальной производительности в для разных требований приложения. Проблема фильтрации, времени установки и скоростей вывода данных в многоканальных приложениях обсуждается в секции "Архитектура фильтра".

Система сбора данных. AD7731 с её тремя дифференциальными каналами (или с пятью псевдодифференциальными каналами) подходит для систем, где важны данные высокой точности, с низкой полосой частот (низкие частоты звука, вплоть до постоянного тока). Кроме того, трехпроводный цифровой интерфейс позволяет оцифровку данных с применением гальванической развязки, где применены только 3 оптоизолятора. Вся система может работать от одного источника питания +5V, когда входные сигналы AD7731 имеют положительное смещение и полярность. Рис. 21 показывает изолированную систему AD7731 с тремя каналами оцифровки данных.

AD7731 Data Acquisition fig21

Рис. 21. Трехканальная система сбора данных на AD7731 с применением оптронной изоляции.

Программируемые логические контроллеры. AD7731 также подходит для применения в PLC (Programmable Logic Controller). В таких приложениях АЦП должно обрабатывать сигналы от различных датчиков. Подключение датчиков упрощается, потому что AD7731 обеспечивает высокую чувствительность и широкий диапазон уровня сигналов благодаря встроенному усилителю с программируемым коэффициентом усиления (PGA). Поэтому датчики даже с низким уровнем сигнала можно подключить напрямую, схема значительно упрощается. Высокая скорость оцифровки и время установки микросхемы также важная функция для приложений, где время отклика часто является критическим. Конфигурация подключения AD7731 в приложениях PLC подобна показанной на рис. 21.

Измерение давления. Типовое применение AD7731, когда датчик также может быть подключен напрямую - измерение давления. Рис. 22 показывает подключение AD7731 к измерительному мосту датчика давления. Дифференциальный выход из датчика подключается напрямую ко входному каналу AIN1/AIN2. Вся схема питается напрямую от одного источника питания +5V, это же питание генерирует напряжение возбуждения для датчика и опорное напряжение для AD7731. Это приложение измеряет соотношение напряжений, поэтому вариация абсолютного напряжения возбуждения не оказывает влияние на точность измерения.

AD7731 Pressure Measurement fig22

Рис. 22. Измерение давления с помощью AD7731.

Измерение температуры. Другая область применения, где датчик может быть также напрямую подключен к AD7731. Рис. 23 демонстрирует соединение термопары с AD7731. Чтобы подключить дифференциальное напряжение на входе AD7731 с подходящим смещением, на вход AIN2 подан уровень опорного напряжения +2.5 V.

AD7731 Temperature Measurement fig23

Рис. 23. Измерение температуры с помощью AD7731.

Рис. 24 показывает другое приложение для изменения температуры на AD7731. В этом случае применен температурный датчик типа RTD (Resistive Temperature Device, термосопротивление), PT100. Подключение датчика осуществлено 4 сигналами. Падения напряжений на сопротивлении проводов RL1 и RL4 при прохождении тока через R2 просто сдвигает общее рабочее напряжение. Резистор R2 требуется для установки рабочего напряжения на уровень, подходящий для диапазона AD7731. Изменение напряжения, вносимое сопротивлениями RL2 и RL3 на токе смещения AD7731 ничтожно, и его можно не учитывать.

AD7731 RTD Measurement fig24

Рис. 24. Измерение температуры датчиком RTD с помощью AD7731.

В показанном применении внешний источник тока 400 мкА предоставляет ток возбуждения для PT100, и одновременно генерирует опорное напряжение для AD7731 с помощью резистора R1. Изменения тока возбуждения не влияет на схему, так как входное напряжение и опорное напряжение оказываются пропорциональны друг другу. Однако R1 должен иметь низкий температурный коэффициент, чтобы избежать ошибок ухода опорного напряжения от температуры.

Биполярные входные сигналы. Как упоминалось ранее, некоторые приложения требуют, чтобы AD7731 обрабатывала входные сигналы, которые имеют отрицательный потенциал по отношению к потенциалу земли системы. Количество таких приложений ограничено, но с добавлением некоторого количества компонентов AD7731 может обрабатывать и такие сигналы. Рис. 25 показывает один из способов решения проблемы обработки двуполярных сигналов.

AD7731 Bipolar Input Signals fig25

Рис. 25. Подача биполярных сигналов на вход AD7731 (все напряжения показаны относительно системной земли).

Пример показывает систему, которая питается от источников питания ±5V. В такой схеме должны быть решены 2 проблемы. Первая как подать на AD7731 сигнал с уровнями ниже земли, и вторая как генерировать подходящее опорное напряжение для AD7731. Схема 25 пытается решить обе эти задачи одновременно.

У микросхемы AD7731 аналоговое и цифровое питания может быть разделено, так что AVDD и DVDD могут иметь отличающиеся друг от друга потенциалы, и AGND и DGND также могут иметь разные потенциалы. Единственное ограничение - AVDD или DVDD не должны превышать AGND больше чем на 5.5V. На рис. 25 DVDD работает на +3V, что позволяет снизить уровень AGND вниз до –2.5V по отношению к системной земле. Это означает, что все логические сигналы микросхемы не должны превышать 3V по отношению к системной земле. AVDD работает на уровне +2.5V по отношению к системной земле.

Цепочка резисторов R1, R2 и R3 берет напряжение ±5V, и генерирует дифференциальное напряжение номиналом 5V. Усилители A1 и A2 буферируют напряжения цепочки резисторов, предоставляя напряжения AVDD и AGND, а также опорные напряжения REF IN(+) и REF IN(–) для AD7731. Опорное дифференциальное напряжение для микросхемы получается +5V. Если входное напряжение, поступающее с датчика, выходит за пределы ±5V, AD7731 сохраняет работоспособность по измерению соотношения с этим опорным напряжением, которое варьируется согласно аналоговому входному напряжению.

Значения цепочки резисторов выбраны так, чтобы к AD7731 подавался максимальный входной диапазон сигнала ±1.28V. Минимальное входное напряжение должно быть на 1.2 V выше потенциала AGND AD7731, в то время как максимальное входное напряжение должно быть на 0.95V ниже потенциала AVDD AD7731. Для меньших по уровню входных диапазонов соотношения в цепочке резисторов можно поменять, чтобы можно было использовать большее напряжение питания DVDD. Например, если R1 = 3 кОм, R2 = 10 кОм и R3 = 6.8 кОм, то напряжения AVDD и AGND станут +3.49V и –1.56V соответственно. Это позволит AD7731 использовать с напряжением питания +3.6V DVDD, при этом допустимый диапазон аналоговых уровней составит ±320 mV и ниже.

Можно применить альтернативную схему генерации напряжений AVDD и AGND аналоговых стабилизаторах или диодах Зенера (стабилитронах), питающихся от источников с уровнями от +5V и –5V соответственно. Опорное напряжение для микросхемы может генерироваться от генератора опорного напряжения AD780, где его вывод GND подключен к выводу AGND AD7731.

[Ссылки]

1. AD7731 Low Noise, High Throughput 24-Bit Sigma-Delta ADC site:analog.com.
2. Чоппинг в сигма-дельта АЦП.
3Интерфейс SPI.

 

Добавить комментарий


Защитный код
Обновить

Top of Page